JPH05259915A - 電流加算型ｄ／ａ変換器 - Google Patents
電流加算型ｄ／ａ変換器Info
- Publication number
- JPH05259915A JPH05259915A JP5486092A JP5486092A JPH05259915A JP H05259915 A JPH05259915 A JP H05259915A JP 5486092 A JP5486092 A JP 5486092A JP 5486092 A JP5486092 A JP 5486092A JP H05259915 A JPH05259915 A JP H05259915A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- matrix
- converter
- constant current
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 定電流源からなる基本セルを複数個マトリク
ス状に配置し、入力ディジタル信号に対する出力すべき
セルを選択するデコーダを備えた電流加算型Ｄ／Ａ変換
器であって、前記セルの定電流源の電流値バラツキがＤ
／Ａ変換器の非直線性誤差に影響しにくいＤ／Ａ変換器
を提供することを目的とする。 【構成】 デコーダがマトリクス中のセル１〜３１の中
から入力データに応じた数のセルを選択する際に、マト
リクスを４つあるいはそれ以上の領域Ａ〜Ｈに分け各領
域内よりセルを均等に選択できるようにし、各セルの定
電流源の電流値にバラツキがあっても、平均値よりも大
きな電流値を有するセルの数と小さな電流値を有するセ
ルの数がほぼ等しく選択されるようになり両者が互いに
誤差を打ち消し合い結果として非直線性誤差を小さくす
ることができる。
ス状に配置し、入力ディジタル信号に対する出力すべき
セルを選択するデコーダを備えた電流加算型Ｄ／Ａ変換
器であって、前記セルの定電流源の電流値バラツキがＤ
／Ａ変換器の非直線性誤差に影響しにくいＤ／Ａ変換器
を提供することを目的とする。 【構成】 デコーダがマトリクス中のセル１〜３１の中
から入力データに応じた数のセルを選択する際に、マト
リクスを４つあるいはそれ以上の領域Ａ〜Ｈに分け各領
域内よりセルを均等に選択できるようにし、各セルの定
電流源の電流値にバラツキがあっても、平均値よりも大
きな電流値を有するセルの数と小さな電流値を有するセ
ルの数がほぼ等しく選択されるようになり両者が互いに
誤差を打ち消し合い結果として非直線性誤差を小さくす
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、定電流源を複数用いた
電流加算型Ｄ／Ａ変換器に関するもので、特に前記複数
の定電流源間の電流値のバラツキにより生じる変換出力
の非直線性誤差を軽減する手段に特徴を有する。
電流加算型Ｄ／Ａ変換器に関するもので、特に前記複数
の定電流源間の電流値のバラツキにより生じる変換出力
の非直線性誤差を軽減する手段に特徴を有する。
【０００２】
【従来の技術】近年、ディジタル信号処理技術の進歩に
伴い、Ｄ／Ａ変換器の高速・高精度化の要求が高まって
いる。
伴い、Ｄ／Ａ変換器の高速・高精度化の要求が高まって
いる。
【０００３】以下に従来の電流加算型Ｄ／Ａ変換器の回
路について図面を用いて説明する。図４は従来の電流加
算型の５ビットＤ／Ａ変換器のブロック図である。図４
において、１〜３１は同一半導体基板上にマトリクス状
に並べられた３１個のセル、５２はデコーダ、６１と６
２はラッチ回路、６３はクロック入力端子（ＣＬＫ）、
５１はディジタル入力端子、７２は各セルの定電流源の
電流値設定用バイアス回路、７１はバイアス設定用基準
電源入力端子、４１はＤ／Ａ変換器の電流出力端子であ
る。通常４１には抵抗４２が接続され、４２の他端は接
地される。２１と２８のセルを図５に示す。各セルは、
定電流源とスイッチＳＷと若干のロジック回路により構
成され、セルに入力される制御線ｘｉ，ｙｊ，ｚｉに印
加される制御信号の有無によって（表１）に示されるよ
うにスイッチが制御される。
路について図面を用いて説明する。図４は従来の電流加
算型の５ビットＤ／Ａ変換器のブロック図である。図４
において、１〜３１は同一半導体基板上にマトリクス状
に並べられた３１個のセル、５２はデコーダ、６１と６
２はラッチ回路、６３はクロック入力端子（ＣＬＫ）、
５１はディジタル入力端子、７２は各セルの定電流源の
電流値設定用バイアス回路、７１はバイアス設定用基準
電源入力端子、４１はＤ／Ａ変換器の電流出力端子であ
る。通常４１には抵抗４２が接続され、４２の他端は接
地される。２１と２８のセルを図５に示す。各セルは、
定電流源とスイッチＳＷと若干のロジック回路により構
成され、セルに入力される制御線ｘｉ，ｙｊ，ｚｉに印
加される制御信号の有無によって（表１）に示されるよ
うにスイッチが制御される。
【０００４】
【表１】
【０００５】例えば、２１のセルは、ｘ３とｙ５が共に
１またはｚ３が１の場合にのみＯＮ側にＳＷが接続され
る。これより以下ではＳＷがＯＮ側に接続されること
を”選択される”と表現する。このような構成により、
ディジタル入力端子５１に入力されたデータに応じて対
応するセルを選択するようにデコーダ５２により制御さ
れ、選択されたセルの電流の和として出力端子４１より
出力される。１〜３１の数字はまた、入力データが１０
進数で１から３１までカウント・アップしていった場合
のセルの選択順序を示している。
１またはｚ３が１の場合にのみＯＮ側にＳＷが接続され
る。これより以下ではＳＷがＯＮ側に接続されること
を”選択される”と表現する。このような構成により、
ディジタル入力端子５１に入力されたデータに応じて対
応するセルを選択するようにデコーダ５２により制御さ
れ、選択されたセルの電流の和として出力端子４１より
出力される。１〜３１の数字はまた、入力データが１０
進数で１から３１までカウント・アップしていった場合
のセルの選択順序を示している。
【０００６】例えば、１０進数で９に対応する入力デー
タがＤ／Ａ変換器に入力された場合には、各制御線の状
態は（表２）に示されるようになり、図４の斜線で示さ
れた１〜９のセルが選択されその各出力の和が出力端子
４１より出力される。
タがＤ／Ａ変換器に入力された場合には、各制御線の状
態は（表２）に示されるようになり、図４の斜線で示さ
れた１〜９のセルが選択されその各出力の和が出力端子
４１より出力される。
【０００７】
【表２】
【０００８】
【発明が解決しようとする課題】ところで、一枚の半導
体基板上に作成された各セル１〜３１の定電流源の電流
値は、基板の応力、製造工程上等の要因で予想できない
分布を持ってしまう。上記の従来例の構成では、マトリ
クス内で定電流源の電流値が上記のような分布を持って
しまうと非直線性誤差が大きくなるという問題点を有し
ていた。
体基板上に作成された各セル１〜３１の定電流源の電流
値は、基板の応力、製造工程上等の要因で予想できない
分布を持ってしまう。上記の従来例の構成では、マトリ
クス内で定電流源の電流値が上記のような分布を持って
しまうと非直線性誤差が大きくなるという問題点を有し
ていた。
【０００９】本発明は、上記従来の問題点を解決するも
ので、電流値分布が生じても非直線性誤差の小さいＤ／
Ａ変換器を提供することを目的とする。
ので、電流値分布が生じても非直線性誤差の小さいＤ／
Ａ変換器を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明の電流加算型Ｄ／Ａ変換器は、マトリクス中の
セルの中から入力データに応じた数のセルを選択する際
に、マトリクスを複数の領域に分け各領域内よりセルを
均等に選択するようにデコーダで制御するように構成さ
れている。
に本発明の電流加算型Ｄ／Ａ変換器は、マトリクス中の
セルの中から入力データに応じた数のセルを選択する際
に、マトリクスを複数の領域に分け各領域内よりセルを
均等に選択するようにデコーダで制御するように構成さ
れている。
【００１１】
【作用】この構成によって、マトリクス内のセルが複数
個選択される場合、複数の領域から均等に選択されるた
め、電流値分布が生じていても、全定電流源の電流値の
平均値よりも大きな電流値を有するセルの数と小さな電
流値を有するセルの数がほぼ等しく選択されるようにな
り両者が互いに誤差を打ち消し合い結果として非直線性
誤差を小さくすることができる。
個選択される場合、複数の領域から均等に選択されるた
め、電流値分布が生じていても、全定電流源の電流値の
平均値よりも大きな電流値を有するセルの数と小さな電
流値を有するセルの数がほぼ等しく選択されるようにな
り両者が互いに誤差を打ち消し合い結果として非直線性
誤差を小さくすることができる。
【００１２】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は、電流加算型の５ビットＤ／
Ａ変換器のマトリクス状に並べられた３１個のセルだけ
を抜きだした図であり、マトリクスをＡからＨの８領域
に分割した例であり、それぞれのセルの中の数字は入力
データが１０進数で１から３１までカウント・アップし
ていった場合に選択されていくセルの順序を示してい
る。
しながら説明する。図１は、電流加算型の５ビットＤ／
Ａ変換器のマトリクス状に並べられた３１個のセルだけ
を抜きだした図であり、マトリクスをＡからＨの８領域
に分割した例であり、それぞれのセルの中の数字は入力
データが１０進数で１から３１までカウント・アップし
ていった場合に選択されていくセルの順序を示してい
る。
【００１３】以上のように構成されたＤ／Ａ変換器にお
いて、例えばディジタル入力値８が入力された場合を考
える。このとき出力端子に出力されるセルとして選択さ
れるセルは図１の斜線で示される１〜８の各セルである
が、これらのセルはマトリクス内の各領域Ａ〜Ｈから均
等に選択される。
いて、例えばディジタル入力値８が入力された場合を考
える。このとき出力端子に出力されるセルとして選択さ
れるセルは図１の斜線で示される１〜８の各セルである
が、これらのセルはマトリクス内の各領域Ａ〜Ｈから均
等に選択される。
【００１４】一般に同一半導体基板上に多数のセルをマ
トリクス状に形成した場合、各セルの定電流源の電流値
バラツキは、ランダムに生じることなく、ある部分が低
く、その低い部分より高い部分に向けて順次変化するこ
とが経験上確かめられている。
トリクス状に形成した場合、各セルの定電流源の電流値
バラツキは、ランダムに生じることなく、ある部分が低
く、その低い部分より高い部分に向けて順次変化するこ
とが経験上確かめられている。
【００１５】今、３１個のセルの各定電流源の電流値を
１００として設計製造した場合に、図２（ａ）に示すよ
うに基板の左端部のセルの値が低く、右端部のセルの値
が高い状態で作成されたと仮定した場合を例にとると、
これに図４に示した従来構成のように、データの増加に
伴なって最下段の左端のセルより順次選択されるように
構成した時の非直線性誤差の特性を図３（ａ）の実線４
３に示す。図３の横軸は入力データ値を、縦軸は非直線
性誤差をそれぞれ示している。
１００として設計製造した場合に、図２（ａ）に示すよ
うに基板の左端部のセルの値が低く、右端部のセルの値
が高い状態で作成されたと仮定した場合を例にとると、
これに図４に示した従来構成のように、データの増加に
伴なって最下段の左端のセルより順次選択されるように
構成した時の非直線性誤差の特性を図３（ａ）の実線４
３に示す。図３の横軸は入力データ値を、縦軸は非直線
性誤差をそれぞれ示している。
【００１６】一方、図２（ａ）の特性を持つマトリクス
状セルを、図１に示すように８つの領域に分割し、デー
タの増加に伴って順次異なる領域からセルが順次選択さ
れるように構成した時の非直線性誤差の特性を図３
（ａ）に点線４１として示す。
状セルを、図１に示すように８つの領域に分割し、デー
タの増加に伴って順次異なる領域からセルが順次選択さ
れるように構成した時の非直線性誤差の特性を図３
（ａ）に点線４１として示す。
【００１７】この実線４３と点線４１の比較より、従来
構成に比べ、本発明の実施例である図１の構成のものの
非直線性誤差が優れていることが分かる。
構成に比べ、本発明の実施例である図１の構成のものの
非直線性誤差が優れていることが分かる。
【００１８】また、３１個のセルの各定電流源の電流値
を１００として設計製造した場合に、図２（ｂ）に示す
ように基板の左下隅部のセルの値が高く、右上隅部のセ
ルの値が低い状態で作成されたと仮定した場合を例にと
ると、これに図４に示した従来構成のように、データの
増加に伴って最下段の左端のセルより順次選択されるよ
うに構成した時の非直線性誤差の特性を図３（ｂ）の実
線４３に示す。
を１００として設計製造した場合に、図２（ｂ）に示す
ように基板の左下隅部のセルの値が高く、右上隅部のセ
ルの値が低い状態で作成されたと仮定した場合を例にと
ると、これに図４に示した従来構成のように、データの
増加に伴って最下段の左端のセルより順次選択されるよ
うに構成した時の非直線性誤差の特性を図３（ｂ）の実
線４３に示す。
【００１９】そして、図２（ｂ）の特性を持つマトリク
ス状セルを、図１に示すように８つの領域に分割し、デ
ータの増加に伴って順次異なる領域からセルが順次選択
されるように構成した時の非直線性誤差の特性を図３
（ｂ）に点線４１として示す。
ス状セルを、図１に示すように８つの領域に分割し、デ
ータの増加に伴って順次異なる領域からセルが順次選択
されるように構成した時の非直線性誤差の特性を図３
（ｂ）に点線４１として示す。
【００２０】この実線４３と点線４１の比較より、この
場合でも従来構成に比べ、本発明の実施例である図１の
構成のものの非直線性誤差特性が優れていることが理解
できる。前記各領域の選択は、基板の中心に対して点対
称な領域より順次選択されるよう構成することが望まし
い。
場合でも従来構成に比べ、本発明の実施例である図１の
構成のものの非直線性誤差特性が優れていることが理解
できる。前記各領域の選択は、基板の中心に対して点対
称な領域より順次選択されるよう構成することが望まし
い。
【００２１】
【発明の効果】以上の説明から明かなように、本発明に
よればセルのマトリクスを細かく分割して、各領域から
均等にセルを選択することにより、電流値分布がマトリ
クス内に生じても非直線性誤差の小さい優れたＤ／Ａ変
換器を提供することができる。
よればセルのマトリクスを細かく分割して、各領域から
均等にセルを選択することにより、電流値分布がマトリ
クス内に生じても非直線性誤差の小さい優れたＤ／Ａ変
換器を提供することができる。
【図１】本発明の電流加算型Ｄ／Ａ変換器の一実施例に
おけるセル・マトリクス内のセルの選択順序を説明する
図
おけるセル・マトリクス内のセルの選択順序を説明する
図
【図２】マトリクス・セルの電流値のバラツキを示す図
【図３】従来例と本発明の一実施例による非直線性誤差
を比較した図
を比較した図
【図４】従来の電流加算型Ｄ／Ａ変換器の一例を示すブ
ロック図
ロック図
【図５】同電流加算Ｄ／Ａ変換器のセルの構成を示す回
路図
路図
４１ 電流出力端子 ５１ ディジタル入力端子 ５２ デコーダ ６３ クロック入力端子 ７１ 基準電源入力端子
Claims (1)
- 【請求項１】定電流源とその定電流源を選択的に共通の
出力端子に接続するスイッチと制御信号に応じて前記ス
イッチを開閉するロジック回路からなる基本セルを同一
半導体基板上に複数個マトリクス状に配置し、入力ディ
ジタル信号に応じてデコーダから発生された制御信号に
より前記入力ディジタル信号の値に応じた数だけ選択さ
れた基本セルのスイッチを閉成し、前記出力端子にその
選択された基本セルの各定電流源の和の出力電流を得る
電流加算型Ｄ／Ａ変換器において、前記のマトリックス
状に配置された複数の基本セルを近接する複数の基本セ
ル毎に複数の領域に分割し、前記入力ディジタル信号の
値が順次増加する毎に前記領域を順次変えて選択し、そ
の選択された領域内の１つの基本セルのスイッチを順次
閉成することを特徴とする電流加算型Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5486092A JPH05259915A (ja) | 1992-03-13 | 1992-03-13 | 電流加算型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5486092A JPH05259915A (ja) | 1992-03-13 | 1992-03-13 | 電流加算型ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259915A true JPH05259915A (ja) | 1993-10-08 |
Family
ID=12982346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5486092A Pending JPH05259915A (ja) | 1992-03-13 | 1992-03-13 | 電流加算型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259915A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0903861A1 (en) * | 1997-09-19 | 1999-03-24 | Alcatel | Method for selecting a sequence of cells inside a bidimensional matrix structure of a digital-analog converter and corresponding converter |
| US6433721B2 (en) | 2000-06-23 | 2002-08-13 | Matsushita Electric Industrial Co., Ltd. | Current source cell arrangement, method of selecting current source cell and current addition type digital-to-analog converter |
-
1992
- 1992-03-13 JP JP5486092A patent/JPH05259915A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0903861A1 (en) * | 1997-09-19 | 1999-03-24 | Alcatel | Method for selecting a sequence of cells inside a bidimensional matrix structure of a digital-analog converter and corresponding converter |
| US6157333A (en) * | 1997-09-19 | 2000-12-05 | Alcatel | Method for selecting a sequence of cells inside a bidimensional matrix structure of a digital-analog converter and corresponding converter |
| US6433721B2 (en) | 2000-06-23 | 2002-08-13 | Matsushita Electric Industrial Co., Ltd. | Current source cell arrangement, method of selecting current source cell and current addition type digital-to-analog converter |
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