JPH05259408A - Semiconductor device and fabrication thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜の導電層に電極コ
ンタクトをとることが必要な半導体装置及びそれを製造
する方法の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvements in a semiconductor device that requires electrode contact with a thin conductive layer and a method of manufacturing the same.
【０００２】一般に、半導体装置に於いては、薄膜の導
電層、例えば、薄膜の多結晶シリコン層に電極コンタク
トをとることが必要であることは多い。近年、例えば、
ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）
を負荷とするＳＲＡＭが実現されているが、ＴＦＴを負
荷とすることに起因して、薄膜の導電層に電極コンタク
トをとる際、種々と問題が起こるので、それを解消する
必要がある。Generally, in a semiconductor device, it is often necessary to make an electrode contact with a thin conductive layer, for example, a thin polycrystalline silicon layer. In recent years, for example,
TFT (thin film transistor)
Although an SRAM with a load is realized, various problems occur when an electrode contact is made to a thin conductive layer due to the load of a TFT, and it is necessary to eliminate it.
【０００３】[0003]
【従来の技術】図１７乃至図２９はＴＦＴ負荷型ＳＲＡ
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図３０乃至図３５はＴＦ
Ｔ負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図１７乃
至図２９の要部切断側面図は要部平面図である図３０に
表されている線Ｘ−Ｘに沿う切断面を採ってある。ま
た、図では、ＳＲＡＭを分断して描いてあるが、向かっ
て左側はメモリ部分を、そして、同じく右側は周辺回路
部分をそれぞれ表していて、この表し方は、後に説明す
る本発明の実施例に於いても同じである。17 to 29 show a TFT load type SRA.
FIGS. 30 to 35 are side views of a main part cut in a process key part for explaining a conventional example of a method of manufacturing M, and FIGS.
The plan views of the main parts in the process steps for explaining the conventional example of the method for manufacturing the T-load type SRAM are respectively shown.
Hereinafter, description will be given with reference to these drawings. The cut side views of the main parts of FIGS. 17 to 29 are taken along the line XX shown in FIG. 30, which is a plan view of the main parts. Also, in the figure, the SRAM is divided and drawn, but the left side shows the memory part and the right side shows the peripheral circuit part, respectively, and this way of expressing is the embodiment of the present invention described later. The same is true for.
【０００４】図１７参照 １７−（１） シリコン半導体基板１の活性領域上を覆うＳｉＯ2 から
なるパッド膜及び該パッド膜に積層されたＳｉ3 Ｎ4 か
らなる耐酸化性マスク膜を利用して選択的熱酸化法を適
用することに依り、ＳｉＯ2 からなる厚さ例えば４００
０〔Å〕のフィールド絶縁膜２を形成する。 １７−（２） パッド膜や耐酸化性マスク膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、ＳｉＯ2
からなる厚さ例えば１００〔Å〕のゲート絶縁膜３を形
成する。17- (1) Utilizing a pad film made of SiO 2 covering the active region of the silicon semiconductor substrate 1 and an oxidation resistant mask film made of Si 3 N 4 laminated on the pad film By applying a selective thermal oxidation method, a thickness of SiO 2 , for example 400
A field insulating film 2 of 0 [Å] is formed. 17- (2) By removing the pad film and the oxidation resistant mask film to expose the active region, the thermal oxidation method is applied to obtain SiO 2
A gate insulating film 3 having a thickness of, for example, 100 [Å] is formed.
【０００５】図１８参照 １８−（１） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 とする反応性イオン・エッチン
グ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩ
Ｅ）法を適用することに依り、ゲート絶縁膜３の選択的
エッチングを行って不純物拡散用窓を兼ねたコンタクト
・ホール３Ａを形成する。18- (1) Reactive ion etching (RI) using a resist process and an etching gas of CHF 3 in the lithography technique
By applying the method E), the gate insulating film 3 is selectively etched to form the contact hole 3A also serving as the impurity diffusion window.
【０００６】図１９参照 １９−（１） 減圧化学気相堆積（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：Ｌ
ＰＣＶＤ）法を適用することに依り、厚さ例えば１００
０〔Å〕である第一の多結晶シリコン膜を形成する。 １９−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０21〔cm-3〕としてＰの導入を行ってｎ+ −不純
物領域４を形成する。See FIG. 19 19- (1) Low pressure chemical vapor deposition (low pressure che)
medical vapor deposition: L
Depending on the application of the PCVD method, a thickness of eg 100
A first polycrystalline silicon film having a thickness of 0 [Å] is formed. 19- (2) By applying the vapor phase diffusion method, P is introduced at an impurity concentration of, for example, 1 × 10 21 [cm −3 ] to form the n + − impurity region 4.
【０００７】図２０及び図３０参照 ２０−（１） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用す
ることに依り、第一の多結晶シリコン膜のパターニング
を行ってゲート電極５並びに６、ワード線ＷＬを形成す
る。尚、この際、周辺回路部分に於ける第一の多結晶シ
リコン膜は除去されるので図には見えない。See FIG. 20 and FIG. 30. 20- (1) By applying the resist process in the lithography technique and the RIE method using CCl 4 + O 2 as an etching gas, the first polycrystalline silicon film is formed. Patterning is performed to form the gate electrodes 5 and 6 and the word line WL. At this time, since the first polycrystalline silicon film in the peripheral circuit portion is removed, it cannot be seen in the figure.
【０００８】２０−（２） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０15〔cm-2〕とし、また、加速エネルギを３０
〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ+ −
ソース領域７及びｎ+ −ドレイン領域８を形成する。
尚、図示されていないが、ｐ+ −ソース領域並びにｐ+
−ドレイン領域を形成する為のイオン注入も行われ、そ
の場合には、ドーズ量を同じく１×１０15〔cm-2〕と
し、また、加速エネルギも同じく３０〔ｋｅＶ〕として
ＢＦ2 イオンの打ち込みを行うものである。 ２０−（３） 第一の多結晶シリコン膜をパターニングした際に用いた
フォト・レジスト膜を除去する。20- (2) By applying the ion implantation method, the dose amount is set to, for example, 1 × 10 15 [cm −2 ], and the acceleration energy is set to 30.
As ions are implanted as [keV] and n + −
The source region 7 and the n + -drain region 8 are formed.
Although not shown, p + - source regions and p +
-Ion implantation is also performed to form the drain region, and in that case, the dose amount is also set to 1 × 10 15 [cm -2 ] and the acceleration energy is also set to 30 [keV], and BF 2 ion implantation is performed. Is to do. 20- (3) The photoresist film used when patterning the first polycrystalline silicon film is removed.
【０００９】図２１及び図３１参照 ２１−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕のＳｉＯ2からなる絶縁膜９を形成する。 ２１−（２） エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、絶縁膜９の選択的エッチングを行って第一
の多結晶シリコン膜と第二多結晶シリコン膜とをコンタ
クトさせる為のコンタクト・ホール９Ａ（図３１参照）
を形成する。21 and 31. 21- (1) By applying the LPCVD method, the thickness is, for example, 100.
An insulating film 9 made of 0 [Å] SiO 2 is formed. 21- (2) By applying the RIE method using CHF 3 as an etching gas, the insulating film 9 is selectively etched to bring the first polycrystalline silicon film and the second polycrystalline silicon film into contact with each other. Contact hole 9A (see Figure 31)
To form.
【００１０】図２２及び図３１参照 ２２−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕である第二の多結晶シリコン膜を形成する。 ２２−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０21〔cm-3〕として第二の多結晶シリコン膜にＰ
の導入を行う。22 and 31. 22- (1) By applying the LPCVD method, the thickness is, for example, 100.
A second polycrystalline silicon film having 0 [Å] is formed. 22- (2) By applying the vapor phase diffusion method, an impurity concentration of, for example, 1 × 10 21 [cm −3 ] is applied to the second polycrystalline silicon film.
Will be introduced.
【００１１】２２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの下側ゲート電極１０（図３１
参照）及び１１を形成する。尚、これ等の下側ゲート電
極１０及び１１は第一の多結晶シリコン膜で形成された
駆動側トランジスタのゲート電極５或いは６とコンタク
トしていることは云うまでもない。22- (3) By patterning the second polycrystalline silicon film by applying a resist process in the photolithography technique and an RIE method using CCl 4 + O 2 as an etching gas. The lower gate electrode 10 of the TFT (see FIG.
) And 11 are formed. Needless to say, these lower gate electrodes 10 and 11 are in contact with the gate electrode 5 or 6 of the driving side transistor formed of the first polycrystalline silicon film.
【００１２】図２３参照 ２３−（１） ＣＶＤ法を適用することに依り、厚さ例えば２００
〔Å〕のＳｉＯ2 からなる絶縁膜１２を形成する。 ２３−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用す
ることに依り、絶縁膜１２の選択的エッチングを行って
第二の多結晶シリコン膜と第三の多結晶シリコン膜との
コンタクト・ホールを形成する。See FIG. 23. 23- (1) By applying the CVD method, the thickness is, for example, 200.
The insulating film 12 made of SiO 2 of [Å] is formed. 23- (2) By applying the resist process in the lithography technique and the RIE method using CHF 3 + He as the etching gas, the insulating film 12 is selectively etched to form the second polycrystalline silicon film. A contact hole with the third polycrystalline silicon film is formed.
【００１３】図２４及び図３２参照 ２４−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ２４−（２） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、第三の多結晶シリコン
膜のＴＦＴのソース領域とドレイン領域、ＶCC供給線と
なるべき部分にドーズ量を１×１０14〔cm-2〕、そし
て、加速エネルギを１０〔ｋｅＶ〕としてＢＦ2 イオン
の打ち込みを行う。24 and 32. 24- (1) By applying the LPCVD method, the thickness is, for example, 500.
A third polycrystalline silicon film of [Å] is formed. 24- (2) By applying the resist process and the ion implantation method in the lithography technique, a dose is applied to the source and drain regions of the TFT of the third polycrystalline silicon film, and the portion to be the V CC supply line. BF 2 ions are implanted with the amount of 1 × 10 14 [cm −2 ] and the acceleration energy of 10 [keV].
【００１４】２４−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用
することに依って、第三の多結晶シリコン膜のパターニ
ングを行ってコンタクト部分１３（図３２参照）並びに
１４、ＴＦＴのドレイン領域１５（図３２参照）とソー
ス領域１６（図３２参照）とチャネル領域１７、ＴＦＴ
のドレイン領域１８（図３２参照）とソース領域１９
（図３２参照）とチャネル領域２０（図３２参照）、Ｖ
CC供給線２１（図３２参照）を形成する。24- (3) By patterning the third polycrystalline silicon film by applying a resist process in the lithography technique and an RIE method using CCl 4 / O 2 as an etching gas. Contact portions 13 (see FIG. 32) and 14, drain region 15 (see FIG. 32) and source region 16 (see FIG. 32) of TFT, channel region 17, and TFT
Drain region 18 (see FIG. 32) and source region 19 of
(See FIG. 32) and channel region 20 (see FIG. 32), V
The CC supply line 21 (see FIG. 32) is formed.
【００１５】図２５参照 ２５−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜２２を形成する。 ２５−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 とするＲＩＥ法を適用すること
に依り、絶縁膜２２の選択的エッチングを行って、工程
２４−（３）に関連して挙げられたコンタクト部分１３
などを構成している第三の多結晶シリコン膜と第四の多
結晶シリコン膜との相互接続コンタクト・ホール２２Ａ
を形成する。See FIG. 25. 25- (1) By applying the LPCVD method, the thickness is, for example, 500.
The insulating film 22 made of SiO 2 of [Å] is formed. 25- (2) Selective etching of the insulating film 22 is performed by applying a resist process in the lithography technique and an RIE method using CHF 3 as an etching gas, which is related to Step 24- (3). Contact part 13
Interconnection contact hole 22A between third polycrystalline silicon film and fourth polycrystalline silicon film forming
To form.
【００１６】図２６及び図３３参照 ２６−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕の第四の多結晶シリコン膜を形成する。 ２６−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第四の多結晶シリコン膜にＰ
の導入を行う。26 and 33. 26- (1) By applying the LPCVD method, the thickness is, for example, 100.
A fourth polycrystalline silicon film of 0 [Å] is formed. 26- (2) By applying the vapor phase diffusion method, an impurity concentration of, for example, 1 × 10 20 [cm −3 ] is applied to the fourth polycrystalline silicon film.
Will be introduced.
【００１７】２６−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、第四の多結晶シリコン膜のパターニン
グを行ってＴＦＴの上側ゲート電極２３（図３３参照）
及び２４を形成する。尚、これ等の上側ゲート電極２３
及び２４は実質的に第一の多結晶シリコン膜で形成され
た駆動側トランジスタのゲート電極５或いは６とコンタ
クトしていることは云うまでもない。26- (3) The fourth polycrystalline silicon film is patterned by applying the resist process in the lithography technique and the RIE method using CCl 4 + O 2 as an etching gas to form a TFT. Upper gate electrode 23 (see FIG. 33)
And 24 are formed. In addition, these upper gate electrodes 23
It goes without saying that and 24 are substantially in contact with the gate electrode 5 or 6 of the driving side transistor formed of the first polycrystalline silicon film.
【００１８】図２７参照 ２７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜２５を形成する。See FIG. 27 27- (1) By applying the CVD method, the thickness is, for example, 1000.
The insulating film 25 made of SiO 2 of [Å] is formed.
【００１９】２７−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用するこ
とに依り、ＳｉＯ2 からなる絶縁膜２５、２２、１２、
９、３の選択的エッチングを行ってソース領域と第五の
多結晶シリコン膜とのコンタクト・ホール２５Ａを形成
するのであるが、これと同時に周辺回路部分に於けるコ
ンタクト・ホール２５Ｂも形成する。27- (2) Insulating films 25, 22, 12 made of SiO 2 are formed by applying a resist process in the lithography technique and an RIE method using CHF 3 as an etching gas.
9 and 3 are selectively etched to form a contact hole 25A between the source region and the fifth polycrystalline silicon film. At the same time, a contact hole 25B in the peripheral circuit portion is also formed.
【００２０】但し、コンタクト・ホール２５Ｂを形成す
る場合、中間にＶCC供給線２１が介在しているので、絶
縁膜２５及び２２はエッチングされるが、そのエッチン
グはＶCC供給線２１に達すると自動的に停止されてしま
うので、図示のような状態になる。尚、図には、第五の
多結晶シリコン膜とコンタクトするソース領域としては
記号７で指示されたもののみが表されている。However, when forming the contact hole 25B, since the V CC supply line 21 is interposed in the middle, the insulating films 25 and 22 are etched, but when the etching reaches the V CC supply line 21, Since it is automatically stopped, the state shown in the figure is reached. In the figure, only the source region designated by the symbol 7 is shown as the source region in contact with the fifth polycrystalline silicon film.
【００２１】図２８及び図３４参照 ２８−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕の第五の多結晶シリコン膜を形成する。 ２８−（２） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、ドーズ量を例えば５×
１０15〔cm-2〕、そして、加速エネルギを３０〔ｋｅ
Ｖ〕として第五の多結晶シリコン膜にＰイオンの導入を
行う。このイオン注入は接地線となるべき部分をｎ型導
電性化する為であり、その理由は、接地線が例えばソー
ス領域７を接地するものであって、ソース領域７がｎ+
になっていることに依る。28 and 34. 28- (1) By applying the LPCVD method, the thickness is, for example, 100.
A fifth polycrystalline silicon film of 0 [Å] is formed. 28- (2) By applying a resist process and an ion implantation method in the lithography technique, the dose amount is set to, for example, 5 ×.
10 15 [cm -2 ], and the acceleration energy is 30 [ke
V], P ions are introduced into the fifth polycrystalline silicon film. This ion implantation is to make the portion to be the ground line n-type conductive because the ground line is for grounding the source region 7 and the source region 7 is n +.
It depends on that.
【００２２】２８−（３） 工程２８−（２）で利用したイオン注入マスクであるレ
ジスト膜を除去してから、再び、リソグラフィ技術に於
けるレジスト・プロセス及びイオン注入法を適用するこ
とに依り、ドーズ量を例えば２×１０15〔cm-2〕、そし
て、加速エネルギを３０〔ｋｅＶ〕として第五の多結晶
シリコン膜にＢＦ2 イオンの導入を行う。このイオン注
入はＶCC引き出し線となるべき部分をｐ型導電性化する
為であり、その理由は、ＶCC引き出し線がＶCC供給線２
１にコンタクトするものであって、ＶCC供給線２１がＴ
ＦＴを形成する際にｐ+ になっていることに依る。28- (3) By removing the resist film which is the ion implantation mask used in step 28- (2) and applying the resist process and the ion implantation method in the lithographic technique again. The dose amount is, for example, 2 × 10 15 [cm −2 ] and the acceleration energy is 30 [keV], and BF 2 ions are introduced into the fifth polycrystalline silicon film. This ion implantation is to make the portion to be the V CC lead line p-type conductive because the V CC lead line is the V CC supply line 2.
1 and the V CC supply line 21 is T
This is due to the fact that it becomes p + when forming the FT.
【００２３】２８−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、第五の多結晶シリコン膜のパターニン
グを行って接地線２６及び引き出し電極２７（図３４参
照）及び周辺回路部分に於けるＶCC引き出し線２９を形
成する。28- (4) The fifth polycrystalline silicon film is patterned by applying a resist process in the lithography technique and an RIE method using CCl 4 + O 2 as an etching gas to perform grounding. 26 and the lead-out electrode 27 (see FIG. 34) and the V CC lead- out line 29 in the peripheral circuit portion.
【００２４】図２９及び図３５参照 ２９−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００
０〔Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）からなる絶縁膜を形成する。
尚、図では前記二層の絶縁膜を一体にして表してあり、
これを絶縁膜２８とする。 ２９−（２） 絶縁膜２８をリフローして平坦化する為の熱処理を行
う。29 and 35. 29- (1) By applying the LPCVD method, the thickness is, for example, 500.
[Å] SiO 2 insulating film and thickness, eg, 300
0 [Å] BPSG (borophosphosili)
An insulating film made of a cat glass) is formed.
Incidentally, in the figure, the two layers of the insulating film are integrally shown,
This is the insulating film 28. 29- (2) A heat treatment for reflowing and flattening the insulating film 28 is performed.
【００２５】２９−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用するこ
とに依り、絶縁膜２８の選択的エッチングを行ってビッ
ト線コンタクト・ホール２８Ａ（図３５参照）やＶCC電
極・配線コンタクト・ホール２８Ｂ（図３５参照）を形
成する。29- (3) The bit line contact hole 28A is formed by selectively etching the insulating film 28 by applying the resist process in the lithography technique and the RIE method using CHF 3 as the etching gas. (See FIG. 35) and V CC electrode / wiring contact hole 28B (see FIG. 35) are formed.
【００２６】２９−（４） スパッタリング法を適用することに依り、厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線ＢＬ及び／ＢＬやＶCC電極・配線３０を形成する。
尚、Ａｌ膜は、Ｗ膜やＴｉＮ膜に代替することができ、
そして、スパッタリング法はＣＶＤ法に代替することも
できる。また、Ｗ膜を形成する場合のソース・ガスには
ＷＦ6 ＋ＳｉＨ4 を、ＴｉＮを形成する場合のソース・
ガスにはＴｉＣｌ4 ＋ＮＨ3 をそれぞれ用いることがで
きる。29- (4) By applying the sputtering method, the thickness, for example, 1
An Al film having a thickness of [μm] is formed and patterned by applying a normal photolithography technique to form the bit lines BL and / BL and the V CC electrode / wiring 30.
The Al film can be replaced with a W film or a TiN film,
The sputtering method can be replaced with the CVD method. Further, WF 6 + SiH 4 is used as the source gas when forming the W film, and the source gas when forming TiN.
TiCl 4 + NH 3 can be used as the gas.
【００２７】[0027]
【発明が解決しようとする課題】図１７乃至図３５につ
いて説明した従来の技術に於いては、第五の多結晶シリ
コン膜を導電性化する際、工程３１−（２）及び３１−
（３）に記述してあるように、メモリ部分では接地線２
６をｎ型に、また、周辺回路部分ではＶCC引き出し線２
９をｐ型にしなければならない。According to the conventional technique described with reference to FIGS. 17 to 35, steps 31- (2) and 31- are performed when the fifth polycrystalline silicon film is made conductive.
As described in (3), the ground line 2 is used in the memory part.
6 to n type, and V CC lead line 2 in the peripheral circuit part
9 must be p-type.
【００２８】これは、接地線２６がコンタクトするソー
ス領域７がｎ型であり、また、ＶCC引き出し線２９がコ
ンタクトするＶCC供給線２１がｐ型であることから、そ
れぞれの間にｐｎ接合を介在させない構成にしなければ
ならないことに依るものであり、この為、マスク工程数
は多くなり、工程が煩雑になって、その分、製造歩留り
が低下している。[0028] This is a source region 7 is n-type that contacts the ground line 26, also, since the V CC supply line 21 V CC lead line 29 contact is p-type, pn junction between each However, the number of mask processes is increased, the process becomes complicated, and the manufacturing yield is reduced accordingly.
【００２９】また、本来、金属のＶCC電極・配線３０は
ＶCC供給線２１とコンタクトをとるべきものであり、そ
の場合、ＶCC供給線２１を覆う絶縁膜にコンタクト・ホ
ールを形成することが必要となるが、ＶCC供給線２１が
他との関連で厚く形成することができない場合には、絶
縁膜に形成するコンタクト・ホールをオーバ・エッチン
グしている間にＶCC供給線２１を突き抜けてしまうこと
がある。これを回避する為、前記従来例では、ＶCC電極
・配線３０とＶCC供給線２１との間に比較的厚いＶCC引
き出し線２９を介在させているものであり、前記したｐ
ｎの作り分けと同様、マスク工程数が多くなり、工程が
煩雑になって、その分、製造歩留りが低下している。
尚、前記オーバ・エッチングは、ウエハに於ける全ての
部分に於いてコンタクト・ホールが確実に開いて下地を
表出させる為に必須である。Originally, the metal V CC electrode / wiring 30 should be in contact with the V CC supply line 21, and in that case, a contact hole should be formed in the insulating film covering the V CC supply line 21. while it is necessary, V CC supply line 21 when it can not be formed thick in relation to other, a V CC supply line 21 while over-etching the contact holes formed in an insulating film It may break through. In order to avoid this, in the above-mentioned conventional example, a relatively thick V CC lead wire 29 is interposed between the V CC electrode / wiring 30 and the V CC supply line 21.
As in the case of making n differently, the number of mask processes increases, the process becomes complicated, and the manufacturing yield decreases accordingly.
The above-mentioned over-etching is indispensable for surely opening the contact holes and exposing the underlayer in all parts of the wafer.
【００３０】本発明は、極めて簡単な手段で、薄いシリ
コン膜と金属電極・配線とを直接コンタクトさせること
を可能とし、その結果、ｐｎの作り分けなども不要にし
ようとする。The present invention makes it possible to directly contact a thin silicon film with a metal electrode / wiring by an extremely simple means, and as a result, it is also necessary to eliminate the need for making different pns.
【００３１】[0031]
【課題を解決するための手段】本発明に依る半導体装置
及びその製造方法に於いては、 （１）半導体基板（例えばシリコン半導体基板１）を覆
う絶縁膜（例えばフィールド絶縁膜２など）上の周辺回
路部分に在って電極・配線コンタクト・ホールの形成位
置では該絶縁膜上に形成されたエッチング停止層（例え
ば多結晶シリコンからなるエッチング停止層３１）と絶
縁膜（例えば絶縁膜１２など）を介して積層され且つメ
モリ部分と接続されて電源を供給するシリコンからなる
電源供給線（例えば多結晶シリコンからなるＶCC供給線
２１）と、表面から絶縁膜（例えば絶縁膜２８、２５、
２２、１２、９など）とシリコンからなる電源供給線と
の積層構造を貫通してエッチング停止層に達する電極・
配線コンタクト・ホール（例えばＶCC電極・配線コンタ
クト・ホール２８Ｂ）と、該表面及び該電極・配線コン
タクト・ホール内に在って該シリコンからなる電源供給
線の側面とコンタクトしている金属からなる電源電極・
配線（例えばＡｌからなるＶCC電極・配線３０）とを備
えてなることを特徴とするか、或いは、In a semiconductor device and a manufacturing method thereof according to the present invention, (1) on an insulating film (for example, field insulating film 2) covering a semiconductor substrate (for example, silicon semiconductor substrate 1) At the positions where electrodes, wiring contact holes are formed in the peripheral circuit portion, an etching stop layer (for example, an etching stop layer 31 made of polycrystalline silicon) and an insulating film (for example, the insulating film 12) formed on the insulating film are formed. A power supply line made of silicon (for example, a V CC supply line 21 made of polycrystalline silicon) that is stacked via the above and is connected to a memory portion to supply power, and an insulating film (for example, insulating films 28, 25,
(22, 12, 9, etc.) and a power supply line made of silicon to penetrate the laminated structure to reach the etching stop layer.
A wiring contact hole (for example, a V CC electrode / wiring contact hole 28B) and a metal which is in contact with the surface and the side surface of the power supply line made of silicon existing in the electrode / wiring contact hole Power electrode
Or a wiring (for example, a V CC electrode / wiring 30 made of Al), or
【００３２】（２）半導体基板を覆う絶縁膜上にメモリ
回路部分に於ける導電膜の一部を利用して周辺回路部分
に於ける電極・配線コンタクト・ホール形成予定領域に
エッチング停止層を形成する工程と、次いで、該メモリ
回路部分を構成する絶縁膜とシリコンからなる電源供給
線とを利用し同時に該周辺回路部分にもそれ等の積層構
造を形成する工程と、次いで、該周辺回路部分に於ける
表面から該エッチング停止層に達する電極・配線コンタ
クト・ホールを形成してその内部に該シリコンからなる
電源供給線の側面を表出させる工程と、次いで、表面及
び該電極・配線コンタクト・ホール内に亙って金属から
なる電源電極・配線を形成して該シリコンからなる電源
供給線の側面にコンタクトさせる工程とが含まれてなる
ことを特徴とする。(2) Memory on the insulating film covering the semiconductor substrate
Peripheral circuit part using part of the conductive film in the circuit part
Electrode, wiring contact, hole formation area in
Forming an etch stop layer, and then the memory
Power supply made of silicon and the insulating film that constitutes the circuit part
And at the same time, the laminated structure of those peripheral circuits is also used.
The step of forming a structure, and then in the peripheral circuit portion
Electrode / wiring contour reaching from the surface to the etching stop layer
To form a hole and consist of the silicon inside
The step of exposing the side surface of the power supply line, and then the surface and
And metal inside the electrode, wiring contact, and hole
Power supply made of silicon by forming a power supply electrode and wiring
The step of contacting the side surface of the supply line is included.
It is characterized by
【００３３】[0033]
【作用】前記手段を採ることに依り、薄いシリコン膜か
らなる電源供給線と金属からなる電源電極・配線とを直
接コンタクトさせることが可能となり、従って、その中
間に厚いシリコンからなる電源引き出し線などを介在さ
せる必要はなくなり、その結果、同一のシリコン層につ
いてメモリ部分と周辺回路部分とでｐｎの作り分けなど
をすることも不要になった。By adopting the above-mentioned means, it becomes possible to directly contact the power supply line made of a thin silicon film and the power supply electrode / wiring made of metal, and thus the power supply lead line made of thick silicon in the middle thereof. Therefore, it is not necessary to separately form pn in the memory portion and the peripheral circuit portion for the same silicon layer.
【００３４】[0034]
【実施例】図１乃至図１０は本発明の一実施例を解説す
る為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切
断側面図を、また、図１１乃至図１６は本発明の一実施
例を解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡ
Ｍの要部平面図をそれぞれ表してあり、以下、これ等の
図を参照しつつ詳細に説明する。尚、図１７乃至図３５
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとし、また、図１乃至図１０の要部切
断側面図は要部平面図である図１１に表されている線Ｘ
−Ｘに沿う切断面を採ってあり、更にまた、図１７乃至
図３５について説明した従来例に於ける最初の工程から
ｎ+ −不純物領域４を形成するまでの工程、即ち、２０
−（１）乃至２２−（２）までの工程は本実施例におい
ても同じであるから省略し、その次の段階から説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 to 10 are side sectional views of a main part of a TFT load type SRAM in process steps for explaining one embodiment of the present invention, and FIGS. 11 to 16 show the present invention. TFT load type SRA in process key point for explaining one embodiment
Each of the plan views of the essential portions of M is shown, and a detailed description will be given below with reference to these drawings. 17 to 35.
The same symbols as those used in FIG. 11 represent the same parts or have the same meanings, and the side sectional views of the main parts of FIGS. 1 to 10 are shown in FIG. 11 which is a plan view of the main parts. Line X
The cross section taken along −X is taken, and further, from the first step in the conventional example described with reference to FIGS. 17 to 35 to the step of forming the n + − impurity region 4, that is, 20
Since steps (1) to 22- (2) are the same in this embodiment as well, the description thereof will be omitted, and the subsequent steps will be described.
【００３５】図１及び図１１参照 １−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、第一の多結晶シリコン膜のパターニン
グを行ってゲート電極５及び６、周辺回路部分のＶCC供
給線設置領域に対応するエッチング停止層３１、ワード
線ＷＬ（図１１参照）を形成する。1 and 11 1- (1) By applying a resist process in the lithographic technique and an RIE method using CCl 4 + O 2 as an etching gas, a first polycrystalline silicon film is formed. Patterning is performed to form the gate electrodes 5 and 6, the etching stop layer 31 and the word line WL (see FIG. 11) corresponding to the V CC supply line installation region of the peripheral circuit portion.
【００３６】１−（２） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０15〔cm-2〕とし、また、加速エネルギを３０
〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ+ −
ソース領域７及びｎ+ −ドレイン領域８を形成する。
尚、図示されていないが、ｐ+ −ソース領域並びにｐ+
−ドレイン領域を形成する為のイオン注入も行われ、そ
の場合には、ドーズ量を同じく１×１０15〔cm-2〕と
し、また、加速エネルギも同じく３０〔ｋｅＶ〕として
ＢＦ2 イオンの打ち込みを行うものである。 １−（３） 第一の多結晶シリコン膜をパターニングした際に用いた
フォト・レジスト膜を除去する。1- (2) By applying the ion implantation method, the dose amount is set to, for example, 1 × 10 15 [cm −2 ], and the acceleration energy is set to 30.
As ions are implanted as [keV] and n + −
The source region 7 and the n + -drain region 8 are formed.
Although not shown, p + - source regions and p +
-Ion implantation is also performed to form the drain region, and in that case, the dose amount is also set to 1 × 10 15 [cm -2 ] and the acceleration energy is also set to 30 [keV], and BF 2 ion implantation is performed. Is to do. 1- (3) The photoresist film used when patterning the first polycrystalline silicon film is removed.
【００３７】図２及び図１２参照 ２−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕のＳｉＯ2からなる絶縁膜９を形成する。 ２−（２） エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、絶縁膜９の選択的エッチングを行って第一
の多結晶シリコン膜と第二多結晶シリコン膜とをコンタ
クトさせる為のコンタクト・ホール９Ａ（図１２参照）
を形成する。2 and FIG. 12 2- (1) By applying the LPCVD method, the thickness is, for example, 100.
An insulating film 9 made of 0 [Å] SiO 2 is formed. 2- (2) The insulating film 9 is selectively etched by applying the RIE method using CHF 3 as an etching gas to bring the first polycrystalline silicon film and the second polycrystalline silicon film into contact with each other. Contact hole 9A (see Figure 12)
To form.
【００３８】図３及び図１２参照 ３−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕である第二の多結晶シリコン膜を形成する。 ３−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０21〔cm-3〕として第二の多結晶シリコン膜にＰ
の導入を行う。See FIGS. 3 and 12 3- (1) By applying the LPCVD method, the thickness is, for example, 100.
A second polycrystalline silicon film having 0 [Å] is formed. 3- (2) By applying the vapor phase diffusion method, the impurity concentration is set to, for example, 1 × 10 21 [cm −3 ], and P is added to the second polycrystalline silicon film.
Will be introduced.
【００３９】３−（３） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用す
ることに依り、第二の多結晶シリコン膜のパターニング
を行ってＴＦＴの下側ゲート電極１０（図１２参照）及
び１１を形成する。尚、これ等の下側ゲート電極１０及
び１１は第一の多結晶シリコン膜で形成された駆動側ト
ランジスタのゲート電極５或いは６とコンタクトしてい
ることは云うまでもない。また、この際、周辺回路部分
に於ける第二の多結晶シリコン膜は除去されるので図に
は見えない。3- (3) The second polycrystalline silicon film is patterned by applying the RIE method using a resist process in the lithography technique and CCl 4 + O 2 as an etching gas to form a TFT. Lower gate electrodes 10 (see FIG. 12) and 11 are formed. Needless to say, these lower gate electrodes 10 and 11 are in contact with the gate electrode 5 or 6 of the driving side transistor formed of the first polycrystalline silicon film. Further, at this time, the second polycrystalline silicon film in the peripheral circuit portion is removed, so that it cannot be seen in the figure.
【００４０】図４参照 ４−（１） ＣＶＤ法を適用することに依り、厚さ例えば２００
〔Å〕のＳｉＯ2 からなる絶縁膜１２を形成する。 ４−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法を適用す
ることに依り、絶縁膜１２の選択的エッチングを行って
第二の多結晶シリコン膜と第三の多結晶シリコン膜との
コンタクト・ホールを形成する。See FIG. 4. 4- (1) By applying the CVD method, the thickness is, for example, 200.
The insulating film 12 made of SiO 2 of [Å] is formed. 4- (2) By applying the resist process in the lithography technique and the RIE method using CHF 3 + He as the etching gas, the insulating film 12 is selectively etched to form the second polycrystalline silicon film. A contact hole with the third polycrystalline silicon film is formed.
【００４１】図５及び図１３参照 ５−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ５−（２） リソグラフィ技術に於けるレジスト・プロセス及びイオ
ン注入法を適用することに依り、第三の多結晶シリコン
膜のＴＦＴのソース領域とドレイン領域、ＶCC供給線と
なるべき部分にドーズ量を１×１０14〔cm-2〕、そし
て、加速エネルギを１０〔ｋｅＶ〕としてＢＦ2 イオン
の打ち込みを行う。5 and 13 5- (1) By applying the LPCVD method, the thickness is, for example, 500.
A third polycrystalline silicon film of [Å] is formed. 5- (2) By applying the resist process and the ion implantation method in the lithography technique, the dose is applied to the source and drain regions of the TFT of the third polycrystalline silicon film and the portions to be the V CC supply line. BF 2 ions are implanted with the amount of 1 × 10 14 [cm −2 ] and the acceleration energy of 10 [keV].
【００４２】５−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法を適用
することに依って、第三の多結晶シリコン膜のパターニ
ングを行ってコンタクト部分１３（図１３参照）並びに
１４、ＴＦＴのドレイン領域１５（図１３参照）とソー
ス領域１６（図１３参照）とチャネル領域１７、ＴＦＴ
のドレイン領域１８（図１３参照）とソース領域１９
（図１３参照）とチャネル領域２０（図１３参照）、Ｖ
CC供給線２１（図１３参照）を形成する。5- (3) By patterning the third polycrystalline silicon film by applying the resist process in the lithography technique and the RIE method using CCl 4 / O 2 as the etching gas. Contact portions 13 (see FIG. 13) and 14, drain region 15 (see FIG. 13) and source region 16 (see FIG. 13) of TFT, channel region 17, and TFT
Drain region 18 (see FIG. 13) and source region 19
(See FIG. 13) and channel region 20 (see FIG. 13), V
The CC supply line 21 (see FIG. 13) is formed.
【００４３】図６参照 ６−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜２２を形成する。 ６−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 とするＲＩＥ法を適用すること
に依り、絶縁膜２２の選択的エッチングを行って、工程
５−（３）に関連して挙げられたコンタクト部分１３な
どを構成している第三の多結晶シリコン膜と第四の多結
晶シリコン膜との相互接続コンタクト・ホール２２Ａを
形成する。See FIG. 6 6- (1) By applying the LPCVD method, the thickness is, for example, 500.
The insulating film 22 made of SiO 2 of [Å] is formed. 6- (2) Selective etching of the insulating film 22 is performed by applying a RIE method using CHF 3 as a resist process and an etching gas in the lithography technique, and related to step 5- (3). An interconnecting contact hole 22A between the third polycrystalline silicon film and the fourth polycrystalline silicon film forming the contact portion 13 and the like mentioned above is formed.
【００４４】図７及び図１４参照 ７−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕の第四の多結晶シリコン膜を形成する。 ７−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第四の多結晶シリコン膜にＰ
の導入を行う。7 and FIG. 14 7- (1) By applying the LPCVD method, the thickness is, for example, 100.
A fourth polycrystalline silicon film of 0 [Å] is formed. 7- (2) By applying the vapor phase diffusion method, the impurity concentration is set to, for example, 1 × 10 20 [cm −3 ] and P is added to the fourth polycrystalline silicon film.
Will be introduced.
【００４５】７−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、第四の多結晶シリコン膜のパターニン
グを行ってＴＦＴの上側ゲート電極２３（図１４参照）
及び２４を形成する。尚、これ等の上側ゲート電極２３
及び２４は実質的に第一の多結晶シリコン膜で形成され
た駆動側トランジスタのゲート電極５或いは６とコンタ
クトしていることは云うまでもない。また、この際、周
辺回路部分に於ける第四の多結晶シリコン膜は除去され
るので図には見えない。7- (3) The fourth polycrystalline silicon film is patterned by applying the resist process in the lithography technique and the RIE method using CCl 4 + O 2 as an etching gas to form a TFT. Upper gate electrode 23 (see FIG. 14)
And 24 are formed. In addition, these upper gate electrodes 23
It goes without saying that and 24 are substantially in contact with the gate electrode 5 or 6 of the driving side transistor formed of the first polycrystalline silicon film. Further, at this time, the fourth polycrystalline silicon film in the peripheral circuit portion is removed, so that it cannot be seen in the figure.
【００４６】図８参照 ８−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜２５を形成する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用するこ
とに依り、ＳｉＯ2 からなる絶縁膜２５、２２、１２、
９、３の選択的エッチングを行ってソース領域と第五の
多結晶シリコン膜とのコンタクト・ホール２５Ａを形成
する。尚、第五の多結晶シリコン膜とコンタクトするソ
ース領域として、図には記号７で指示されたもののみが
表されている。また、本発明に於いては、この段階で周
辺回路部分に於けるコンタクト・ホールを形成すること
はしない。See FIG. 8 8- (1) By applying the CVD method, the thickness is, for example, 1000.
The insulating film 25 made of SiO 2 of [Å] is formed. 8- (2) By applying the resist process in the lithography technique and the RIE method using CHF 3 as the etching gas, the insulating films 25, 22, 12, made of SiO 2 ,
Selective etching of 9 and 3 is performed to form a contact hole 25A between the source region and the fifth polycrystalline silicon film. Incidentally, as the source region in contact with the fifth polycrystalline silicon film, only the one designated by the symbol 7 is shown in the drawing. Further, in the present invention, the contact hole in the peripheral circuit portion is not formed at this stage.
【００４７】図９及び図１５参照 ９−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば１００
０〔Å〕の第五の多結晶シリコン膜を形成する。 ９−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０21〔cm-3〕として第五の多結晶シリコン膜にＰ
の導入を行う。この気相拡散は第五の多結晶シリコン膜
全面に行えば良く、接地線となるべき部分のみに選択的
に行うなどの必要はなく、また、従来例に於けるような
ｐｎの作り分けも不要である。9 and 15 9- (1) By applying the LPCVD method, the thickness is, for example, 100.
A fifth polycrystalline silicon film of 0 [Å] is formed. 9- (2) By applying the vapor phase diffusion method, an impurity concentration of, for example, 1 × 10 21 [cm −3 ] is applied to the fifth polycrystalline silicon film.
Will be introduced. This vapor phase diffusion only needs to be performed on the entire surface of the fifth polycrystalline silicon film, and it is not necessary to selectively perform it only on the portion to be the ground line, and the pn can be selectively formed as in the conventional example. It is unnecessary.
【００４８】９−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法を適用
することに依り、第五の多結晶シリコン膜のパターニン
グを行って接地線２６及び引き出し電極２７（図１５参
照）を形成する。9- (3) By patterning the fifth polycrystalline silicon film by applying the resist process in the lithography technique and the RIE method using CCl 4 + O 2 as the etching gas, the ground line is formed. 26 and the extraction electrode 27 (see FIG. 15) are formed.
【００４９】図１０及び図１６参照 １０−（１） ＬＰＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００
０〔Å〕のＢＰＳＧからなる絶縁膜を形成する。尚、こ
こでも前記二層の絶縁膜を一体にして表してあり、これ
を絶縁膜２８とする。10 and FIG. 16 10- (1) By applying the LPCVD method, the thickness is, for example, 500.
[Å] SiO 2 insulating film and thickness, eg, 300
An insulating film made of 0 [Å] BPSG is formed. Incidentally, here also, the above-mentioned two layers of insulating films are integrally shown, and this is referred to as an insulating film 28.
【００５０】１０−（２） 絶縁膜２８をリフローして平坦化する為の熱処理を行
う。 １０−（３） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 とするＲＩＥ法を適用すること
に依り、絶縁膜２８の選択的エッチングを行ってビット
線コンタクト・ホール２８Ａ（図１６参照）を形成する
と共に絶縁膜２８と２５と２２、多結晶シリコンからな
るＶCC供給線２１、絶縁膜１２と絶縁膜９の選択的エッ
チングを行って、ＶCC電極・配線コンタクト・ホール２
８Ｂ（図１６参照）を形成する。尚、このＶCC電極・配
線コンタクト・ホール２８ＢはＶCC供給線２１を貫通さ
せて良いので、その形成は極めて容易である。10- (2) A heat treatment for reflowing and flattening the insulating film 28 is performed. 10- (3) By using the resist process in the lithography technique and applying the RIE method using CHF 3 as an etching gas, the insulating film 28 is selectively etched and the bit line contact hole 28A (FIG. 16). 2), insulating films 28, 25 and 22, V CC supply line 21 made of polycrystalline silicon, and insulating film 12 and insulating film 9 are selectively etched to form V CC electrode / wiring contact hole 2
8B (see FIG. 16). Since this V CC electrode / wiring contact hole 28B may pass through the V CC supply line 21, its formation is extremely easy.
【００５１】本工程で、コンタクト・ホール２８Ａ及び
２８Ｂを形成する場合、メモリ部分に於いては、絶縁膜
２８の下地に多結晶シリコンからなる接地線２６が、ま
た、周辺回路部分に於いては、絶縁膜９の下地に多結晶
シリコンからなるエッチング停止層３１がそれぞれ介在
しているので、メモリ部分でも周辺回路部分でも絶縁膜
はエッチングされるが、そのエッチングは接地線２６、
或いは、エッチング停止層３１に達すると自動的に停止
されてしまうので、図示のような状態になる。尚、エッ
チング停止層３１は別設したものではなく、一般的に厚
く形成される第一層目の多結晶シリコン膜を利用したも
のであることは前記した通りである。また、エッチング
停止層３１は、エッチング停止の役割を果たすとは言い
ながら、実際には、ＣＨＦ3 でエッチングされるのであ
るが、ＶCC供給線２１が例えば５００〔Å〕であるのに
対し、例えば１０００〔Å〕と厚いことから、オーバ・
エッチングを加えても、貫通して基板１に達するまでに
は至らない。因に、ＳｉＯ2 をエッチングする場合、多
結晶シリコンとの選択比は１０程度である。When the contact holes 28A and 28B are formed in this step, in the memory portion, the ground line 26 made of polycrystalline silicon is formed as the base of the insulating film 28, and in the peripheral circuit portion. Since the etching stop layer 31 made of polycrystalline silicon is provided under the insulating film 9, the insulating film is etched in both the memory portion and the peripheral circuit portion.
Alternatively, when the etching stop layer 31 is reached, the etching is stopped automatically, so that the state shown in the drawing is obtained. As described above, the etching stop layer 31 is not provided separately, but is made of the first-layer polycrystalline silicon film which is generally formed thick. Further, although the etching stop layer 31 plays the role of etching stop, it is actually etched by CHF 3 , but the V CC supply line 21 is, for example, 500 [Å], For example, since it is thick at 1000 [Å],
Even if etching is added, it does not reach the substrate 1 through the holes. Incidentally, when etching SiO 2 , the selection ratio with respect to polycrystalline silicon is about 10.
【００５２】１０−（４） スパッタリング法を適用することに依り、厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線ＢＬ及び／ＢＬやＶCC電極・配線３０を形成する。
尚、この場合に於いてもＡｌ膜は、Ｗ膜やＴｉＮ膜に代
替することができ、そして、スパッタリング法はＣＶＤ
法に代替することもできる。また、Ｗ膜を形成する場合
のソース・ガスにはＷＦ6 ＋ＳｉＨ4 を、ＴｉＮを形成
する場合のソース・ガスにはＴｉＣｌ4 ＋ＮＨ3 をそれ
ぞれ用いることができる。ここで形成したＶCC電極・配
線３０は、コンタクト・ホール２８Ｂ内に表出されるＶ
CC供給線２１の側面とコンタクトする状態になってい
る。10- (4) By applying the sputtering method, the thickness, for example, 1
An Al film having a thickness of [μm] is formed and patterned by applying a normal photolithography technique to form the bit lines BL and / BL and the V CC electrode / wiring 30.
Even in this case, the Al film can be replaced with a W film or a TiN film, and the sputtering method is CVD.
It can be replaced by law. Further, WF 6 + SiH 4 can be used as a source gas when forming a W film, and TiCl 4 + NH 3 can be used as a source gas when forming TiN. The V CC electrode / wiring 30 formed here is V exposed in the contact hole 28B.
It is in contact with the side surface of the CC supply line 21.
【００５３】[0053]
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、電極・配線コンタクト・ホール形成位置
に在るエッチング停止層上に絶縁膜を介して電源供給線
が積層形成してあり、そして、表面からエッチング停止
層に達する電極・配線コンタクト・ホールが形成され、
その電極・配線コンタクト・ホール内に於いて電源供給
線の側面とコンタクトする金属からなる電源電極・配線
が形成される。In the semiconductor device and the method of manufacturing the same according to the present invention, the power supply line is laminated on the etching stopper layer located at the electrode / wiring contact / hole forming position via the insulating film. , And electrode / wiring contact holes from the surface to the etching stop layer are formed,
In the electrode / wiring contact hole, a power supply electrode / wiring made of a metal that contacts the side surface of the power supply line is formed.
【００５４】前記構成を採ることに依り、薄いシリコン
膜からなる電源供給線と金属からなる電源電極・配線と
を直接コンタクトさせることが可能となり、従って、そ
の中間に厚いシリコンからなる電源引き出し線などを介
在させる必要はなくなり、その結果、同一のシリコン層
についてメモリ部分と周辺回路部分とでｐｎの作り分け
などをすることも不要になった。By adopting the above configuration, it becomes possible to directly contact the power supply line made of a thin silicon film and the power supply electrode / wiring made of metal, and therefore, the power supply lead line made of thick silicon in the middle thereof. Therefore, it is not necessary to separately form pn in the memory portion and the peripheral circuit portion for the same silicon layer.
【図１】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 1 is a side sectional view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図２】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 2 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図３】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 3 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図４】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 4 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図５】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 5 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図６】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 6 is a cross-sectional side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図７】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 7 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図８】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 8 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図９】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 9 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１０】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。FIG. 10 is a cutaway side view of a main part of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１１】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。FIG. 11 is a plan view of a main portion of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１２】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。FIG. 12 is a plan view of a main portion of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１３】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。FIG. 13 is a plan view of a main portion of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１４】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。FIG. 14 is a plan view of a main portion of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１５】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。FIG. 15 is a plan view of a main portion of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１６】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。FIG. 16 is a plan view of a main portion of a TFT load type SRAM in a process main part for explaining an embodiment of the present invention.
【図１７】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 17 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図１８】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 18 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図１９】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 19 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２０】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 20 is a cross-sectional side view of essential parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２１】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 21 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２２】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 22 is a cross-sectional side view of essential parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２３】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 23 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２４】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 24 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２５】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 25 is a cross-sectional side view of essential parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２６】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 26 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２７】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 27 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２８】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 28 is a side sectional view of a main part in a process main part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図２９】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。FIG. 29 is a cross-sectional side view of essential parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図３０】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 30 is a plan view of relevant parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図３１】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 31 is a plan view of essential parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図３２】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 32 is a plan view of relevant parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図３３】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 33 is a plan view of relevant parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
【図３４】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 34 is a plan view of essential parts in the process essential part for explaining the conventional example of the method of manufacturing the TFT load type SRAM.
【図３５】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。FIG. 35 is a plan view of relevant parts in a process essential part for explaining a conventional example of a method of manufacturing a TFT load type SRAM.
１ シリコン半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ３Ａ コンタクト・ホール ４ ｎ+ −不純物領域 ５ ゲート電極 ６ ゲート電極 ７ ｎ+ −ソース領域 ８ ｎ+ −ドレイン領域 ９ 絶縁膜 ９Ａ コンタクト・ホール １０ 下側ゲート電極 １１ 下側ゲート電極 １２ 絶縁膜 １３ コンタクト部分 １４ コンタクト部分 １５ ＴＦＴのドレイン領域 １６ ＴＦＴのソース領域 １７ ＴＦＴのチャネル領域 １８ ＴＦＴのドレイン領域 １９ ＴＦＴのソース領域 ２０ ＴＦＴのチャネル領域 ２１ ＶCC供給線 ２２ 絶縁膜 ２２Ａ コンタクト・ホール ２３ 上側ゲート電極 ２４ 上側ゲート電極 ２５ 絶縁膜 ２５Ａ コンタクト・ホール ２５Ｂ コンタクト・ホール ２６ 接地線 ２７ 引き出し電極 ２８ 絶縁膜 ２８Ａ ビット線コンタクト・ホール ２８Ｂ コンタクト・ホール ２９ ＶCC引き出し線 ３０ ＶCC電極・配線 ３１ エッチング停止層 ＢＬ ビット線 ／ＢＬ ビット線 ＷＬ ワード線1 Silicon Semiconductor Substrate 2 Field Insulation Film 3 Gate Insulation Film 3A Contact Hole 4 n + -Impurity Region 5 Gate Electrode 6 Gate Electrode 7 n + -Source Region 8 n + -Drain Region 9 Insulation Film 9A Contact Hole 10 Lower Side Gate electrode 11 Lower gate electrode 12 Insulating film 13 Contact portion 14 Contact portion 15 TFT drain region 16 TFT source region 17 TFT channel region 18 TFT drain region 19 TFT source region 20 TFT channel region 21 V CC supply Line 22 Insulating film 22A Contact hole 23 Upper gate electrode 24 Upper gate electrode 25 Insulating film 25A Contact hole 25B Contact hole 26 Ground line 27 Lead electrode 28 Insulating film 28A Bit line contact hole 28 Contact holes 29 V CC lead wire 30 V CC electrode and line 31 an etch stop layer BL bit line / BL bit lines WL the word line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｅ 8427−4Ｍ 29/784 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location H01L 27/04 E 8427-4M 29/784
Claims (2)
に在って電極・配線コンタクト・ホールの形成位置では
該絶縁膜上に形成されたエッチング停止層と絶縁膜を介
して積層され且つメモリ部分と接続されて電源を供給す
るシリコンからなる電源供給線と、 表面から絶縁膜とシリコンからなる電源供給線との積層
構造を貫通してエッチング停止層に達する電極・配線コ
ンタクト・ホールと、 該表面及び該電極・配線コンタクト・ホール内に在って
該シリコンからなる電源供給線の側面とコンタクトして
いる金属からなる電源電極・配線とを備えてなることを
特徴とする半導体装置。1. A peripheral circuit portion on an insulating film covering a semiconductor substrate, where electrodes, wiring contact holes, and the like are formed, and an etching stopper layer formed on the insulating film is laminated with the insulating film interposed therebetween. A power supply line made of silicon that is connected to the memory part and supplies power, and an electrode / wiring contact hole that reaches the etching stop layer through the laminated structure of the insulating film and the power supply line made of silicon from the surface, A semiconductor device comprising: a power supply electrode / wiring made of metal in contact with a side surface of a power supply line made of silicon existing in the surface and in the electrode / wiring contact hole.
分に於ける導電膜の一部を利用して周辺回路部分に於け
る電極・配線コンタクト・ホール形成予定領域にエッチ
ング停止層を形成する工程と、 次いで、該メモリ回路部分を構成する絶縁膜とシリコン
からなる電源供給線とを利用し同時に該周辺回路部分に
もそれ等の積層構造を形成する工程と、 次いで、該周辺回路部分に於ける表面から該エッチング
停止層に達する電極・配線コンタクト・ホールを形成し
てその内部に該シリコンからなる電源供給線の側面を表
出させる工程と、 次いで、表面及び該電極・配線コンタクト・ホール内に
亙って金属からなる電源電極・配線を形成して該シリコ
ンからなる電源供給線の側面にコンタクトさせる工程と
が含まれてなることを特徴とする半導体装置の製造方
法。2. An etching stop layer is formed on an insulating film covering a semiconductor substrate in a region where electrodes, wiring contacts and holes are to be formed in a peripheral circuit part by utilizing a part of a conductive film in a memory circuit part. And a step of simultaneously forming a laminated structure of them in the peripheral circuit portion by using the insulating film forming the memory circuit portion and the power supply line made of silicon, and then forming the laminated structure in the peripheral circuit portion. A step of forming an electrode / wiring contact hole from the surface to reach the etching stop layer and exposing a side surface of the power supply line made of silicon therein, and then, the surface and the electrode / wiring contact hole And a step of forming a power supply electrode / wiring made of metal inside and contacting the side surface of the power supply line made of silicon. Manufacturing method of the device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057658A JPH05259408A (en) | 1992-03-16 | 1992-03-16 | Semiconductor device and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057658A JPH05259408A (en) | 1992-03-16 | 1992-03-16 | Semiconductor device and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259408A true JPH05259408A (en) | 1993-10-08 |
Family
ID=13061999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4057658A Withdrawn JPH05259408A (en) | 1992-03-16 | 1992-03-16 | Semiconductor device and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259408A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034432A (en) * | 1995-04-17 | 2000-03-07 | Seiko Epson Corporation | Thin film transistors and connecting structure for semiconductors and a method of manufacturing the same |
| US7212272B2 (en) | 2003-02-20 | 2007-05-01 | Seiko Epson Corporation | Electrical wiring structure, electro-optical device, and electronic apparatus |
-
1992
- 1992-03-16 JP JP4057658A patent/JPH05259408A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034432A (en) * | 1995-04-17 | 2000-03-07 | Seiko Epson Corporation | Thin film transistors and connecting structure for semiconductors and a method of manufacturing the same |
| US7212272B2 (en) | 2003-02-20 | 2007-05-01 | Seiko Epson Corporation | Electrical wiring structure, electro-optical device, and electronic apparatus |
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