JPH05258553A - 積層型バックアップセルを有する集積回路パッケージ - Google Patents

積層型バックアップセルを有する集積回路パッケージ

Info

Publication number
JPH05258553A
JPH05258553A JP19850892A JP19850892A JPH05258553A JP H05258553 A JPH05258553 A JP H05258553A JP 19850892 A JP19850892 A JP 19850892A JP 19850892 A JP19850892 A JP 19850892A JP H05258553 A JPH05258553 A JP H05258553A
Authority
JP
Japan
Prior art keywords
laminate
electronic circuit
battery
conductive
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19850892A
Other languages
English (en)
Inventor
Joseph H Mccain
エイチ． マッケーン ジョセフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH05258553A publication Critical patent/JPH05258553A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49593—Battery in combination with a leadframe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Battery Mounting, Suspending (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 集積回路パッケージが、主電源が切れた場合
にデータを保持するためにメモリチップ及び積層型バッ
クアップバッテリをカプセル化する。 【構成】 該パッケージは、非導電性物質からなる本体
内にカプセル化したリードフレーム組立体を有してお
り、メモリチップはリードフレームの片側において装置
支持プレート上に装着されている。積層型バッテリがリ
ードフレームの反対側で装置支持プレート５２下側に支
持されている。平坦な形状の相互接続媒体１０がワイヤ
ボンド相互接続用の積層型バックアップバッテリ１２の
電極をメモリチップ４２の正及び負の電力入力ノードと
接続している。相互接続媒体は一対の絶縁ラミネート間
に挟持された中央導電性ラミネート１４を具備する可撓
性のある積層型ストリップの形態をしている。集積回路
チップ４２と、積層型バッテリ１２と、相互接続媒体
と、リードフレーム組立体と、金相互接続ワイヤ４６と
がモールド成形されたパッケージ本体５４内に完全にカ
プセル化されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、半導体装置用の
パッケージング技術に関するものであって、更に詳細に
は、主電源が切れた場合にメモリデータを保持するため
の積層型バックアップバッテリ及び半導体集積回路メモ
リチップをカプセル化するための集積回路パッケージに
関するものである。
【０００２】
【従来の技術】半導体集積回路チップ用の従来の電子回
路パッケージは、チップ装置を包み込み且つ封止し、一
方熱散逸、構造的支持、外部ピンコネクタへの装置リー
ドの電気的取付け、及びパッケージ内の他の装置との電
気的相互接続を与えるべく適合されている。この様なパ
ッケージは、絶縁性物質からなる一つ又はそれ以上の層
から形成し、半導体チップをそれらの層のうちの一つの
中に埋め込んで設けることが可能である。可撓性金属リ
ードがチップを取囲む相互接続領域からエッジマウント
型コネクタピンへ延在されており、装置入力／出力端子
をホスト電子回路内のプリント回路基板ソケットへ接続
させている。
【０００３】集積回路パッケージ内にカプセル化された
ＩＣチップに関して実現される重要な集積回路製品は、
例えばスタンバイ電力消費が低く且つメモリセル密度が
高いという特性を有するスタチックランダムアクセスメ
モリ（ＳＲＡＭ）などの揮発性半導体メモリを包含して
いる。有効な論理信号の発生及びこの様な集積メモリ回
路におけるデータの維持は、部分的には、電源電圧を特
定した限界内に維持することに依存している。従来の集
積回路メモリ装置においては、内部回路が印加された外
部供給電圧を検知してそれが信頼性のある動作のために
十分なものであるか否かを決定する。低電圧条件に応答
して、制御信号が発生され、該信号は活性なチップを脱
選択状態とさせ且つスタンバイ条件に維持させる。この
ことは、通常、真及び補元チップ選択信号ＣＳ及びＣＳ
_によりそれぞれ実行され、それは低電圧条件が矯正さ
れるまで読取り／書込み動作を禁止する。尚、本明細書
において英文字記号の後のアンダーラインはその英文字
記号の上のオーバーラインと同じ意味である。
【０００４】メモリチップが非選択状態にある場合に
は、格納されたデータが維持されるように揮発性メモリ
セル内の格納コンデンサの電荷レベルを維持することが
必要である。そうでないと、プログラム及びデータを包
含するメモリセル内に格納された情報は、主電源が切れ
た場合に喪失される。電力が切れることはメモリ回路を
損傷させるわけではないが、格納された情報が失われる
ことは、処理を再度行なうことが可能である状態とする
ためにプログラム及びデータでメモリを再度ローディン
グすることを必要とする。
【０００５】
【発明が解決しようとする課題】メモリ半導体回路上に
おいて付加的なピン端子を使用することによりデータ喪
失問題を解決することが提案されており、この場合に
は、メモリセル内のデータを維持するために遠隔した供
給源からのバックアップ電力を付加的な端子へ供給す
る。しかしながら、ある種類の集積回路メモリに対して
は規格化したピンパターンが確立されており、従って、
遠隔バックアップ電源専用の別のピンを付加すること
は、この様な規格化したピンパターンと互換性を欠くこ
ととなり、且つ既存の回路のかなりの再設計を必要とす
る。
【０００６】従って、ソケット区域及びスタンダードな
ピン形態に影響を与えることなく、且つ主電源が切れた
場合でも格納したデータが維持されるように、メモリチ
ップとバックアップバッテリとをカプセル化するための
半導体メモリパッケージに対する必要性が存在してい
る。
【０００７】パッケージ化したチップのコスト及び寸法
のかなりの部分は、パッケージの製造に関するものであ
り、且つ信頼性のある電気的接続を与えることに加えて
二つの重要な設計基準は費用効果性及び空間効率であ
る。従って、パッケージの高さ及び体積が従来のパッケ
ージよりも大きくない状態で集積回路チップ及びバック
アップバッテリをカプセル化する改良した装置パッケー
ジに対する必要性が存在している。
【０００８】集積回路メモリ装置用の幾つかのパッケー
ジは、二部構成のパッケージの一方の半分の部分の中に
モールド成形したバッテリを有するものがある。その構
成においては、チップはリードフレームのベースプレー
ト上に積載され、且つＩ／Ｏパッドとそれぞれの内部リ
ードとの間にワイヤがボンディングされる。そのモール
ドを加熱し、且つモールド用樹脂を加熱したモールドキ
ャビティ内に注入する。従って、リードフレーム及びＩ
Ｃチップは一方のモールドされた半分の部分において樹
脂によりカプセル化される。小型のバッテリ及びその他
の個別的コンポーネント、例えばクリスタルが他の半分
の部分に装着される。この他の半分の部分は、最初のモ
ールド成形した半分の部分のリードフレームにおけるフ
ィンガリードと係合すべく正確に位置決めされたコネク
タピンを有している。この様な二部構成は、多数の製品
の適用において良好に使用されている。しかしながら、
２番目の半分の部分を設けることにより発生する付加的
な高さが、空間が重要であり高密度製品の適用に対して
確立されている最大高さ限界を超えるパッケージとさせ
ている。
【０００９】従って、半導体回路装置と、リードフレー
ム組立体と、バックアップバッテリとが非導電性物質か
らなる単一のモールド成形された本体内にカプセル化さ
れており、そのパッケージング高さ寸法がバックアップ
バッテリを有する従来の二部構成装置パッケージの高さ
よりも実質的に小さな改良した装置パッケージを提供す
ることの必要性が存在している。
【００１０】データ喪失問題は、ある従来のスルーホー
ルプリント回路（ＰＣ）基板においては、スルーホール
ＰＣ回路基板上に装着した外部ソケット内に従来の二次
的セル、例えばニッケル・カドミウム（ボタン）セルを
据付けることにより解決されている。ある適用において
は、バッテリ電極は半田タグが装着されており、且つ他
のものはプリント回路基板上の正及び負の電力端子へワ
イヤ導体により接続される。この様なソケット及びワイ
ヤ接続部は、高密度プリント回路基板の製造において使
用される自動組立技術に適したものとはいえない。
【００１１】最近、改良された再充電可能な積層型（ラ
ミネート）バッテリが開発されている。この再充電可能
バッテリは、ポリマー膜カソード物質とポリマー膜アノ
ード物質との間にラミネート即ち積層された固体ポリマ
ー電解物質コアを使用している。接触電極は導電性フィ
ルムラミネーション（薄膜層）により形成されている。
【００１２】この様な固体ポリマー電解物質二次的セル
の平坦な幾何学的形状、パッケージ高さ及びアンペア時
間充電能力は、集積回路メモリ装置用のバックアップバ
ッテリとして使用するのに適している。しかしながら、
それらの電極は同一面状ではないので、従来の集積回路
装置の同一面状のリードフレーム組立体と結合して使用
するためにはこの様な再充電可能導電性ポリマーバッテ
リを適合させるために適合用の結合用媒体が必要とされ
る。
【００１３】
【課題を解決するための手段】本発明は、集積回路装置
及び積層型バックアップバッテリをカプセル化即ち閉込
めた状態とするための改良型パッケージを提供してお
り、且つそれは、フィンガリード組立体の一方の側にお
けるダイパドルプレート上に集積回路装置を装着させ且
つ該ダイパドルプレートの反対側に積層型ポリマーバッ
テリを装着させることにより前述した如き従来のバック
アップバッテリに関する問題を解消している。
【００１４】積層型バックアップバッテリは、一対の絶
縁ラミネート（薄層）の間に挟持された中央導電性ラミ
ネートを具備する可撓性積層型ストリップの形態を有す
る電気的相互接続媒体によりＩＣチップへ結合されてい
る。この多層の積層型ストリップは可撓性があり、従っ
てそれはＩＣチップのＤＣ電力入力／出力ノードと電気
的ワイヤボンドコンタクトのために実質的に同一面状の
関係で正及び負のバッテリ端子を提供するために積層型
電源のアノード及びカソードの周りに折曲させることが
可能である。
【００１５】好適実施例においては、絶縁ラミネートの
一部を除去し、且つ該バッテリのカソードを露出した導
電性ラミネート上に積載させ且つそれと電気的にボンデ
ィングさせる。可撓性相互接続媒体の中間部分は積層型
バッテリの端部の周りに折曲させ、導電性ラミネートを
絶縁ラミネートによりバッテリアノードから分離させ
る。該相互接続媒体のラミネーションはアパーチャによ
り交差されており、それは下側に存在するバッテリアノ
ードを露出させる。外側の絶縁ラミネートもアパーチャ
により交差されており、その際に導電性ラミネートを露
出させ、それはバッテリカソードと電気的接触状態とさ
れている。相互接続ワイヤが露出されたバッテリアノー
ドと露出された導電性ラミネートへ接続されており且つ
集積回路チップの電力Ｉ／Ｏノードへ接続されている。
従って、該可撓性相互接続媒体は、電気的ラップ（包被
体）を構成しており、それは、バッテリカソードをアノ
ードに関して絶縁させると共に、ＩＣチップＩ／Ｏノー
ドとのワイヤボンド相互接続のために実質的に同一面状
の関係で正及び負のコンタクト表面を提供している。集
積回路装置基板は、導電性接着剤層によりダイパドルプ
レートへ接着されている。積層型バッテリ及び相互接続
媒体は該ダイパドルプレートの下側へボンド即ち接着さ
れている。積層型バックアップバッテリ、集積回路装置
及びリードフレーム組立体は、ソケット区域及びピン形
態を変化させることなしに、パッケージのモールド成形
された本体内に完全に閉込められている。パッケージの
高さは、上述した二部構成パッケージと比較して著しく
減少されている。
【００１６】
【実施例】以下の説明において、同一の構成要素には同
一の参照番号を付してある。例えば、本発明を、表面装
着可能なＰＬＣＣパッケージ内にカプセル化したスタチ
ックランダムアクセスメモリ（ＳＲＡＭ）装置へバック
アップ電力を供給するための積層型再充電可能固体ポリ
マーバッテリに関連して説明する。しかしながら、本発
明の相互接続媒体及び積層型バッテリの結合は、複数個
の入力／出力ノードを具備するその他の揮発性メモリ集
積回路装置へバックアップバッテリ電力を供給するため
に使用することが可能であることは勿論である。従っ
て、本発明は、その最も広義において、ディスクリー
ト、マイクロディスクリート及び集積回路コンポーネン
ト、及びこの様なディスクリート及び集積装置のハイブ
リッド結合などを包含するバックアップ電力を必要とす
る回路装置と、積層型電力源とに関連して使用すること
が可能であることを理解すべきである。
【００１７】図１乃至４を参照すると、積層型電力源１
２の周りに折曲して係合状態とさせるべく適合された積
層型相互接続媒体１０が示されている。この相互接続媒
体１０は可撓性積層型ストリップの形態を有しており、
一対の絶縁ラミネート１６，１８の間に挟持された中央
導電性ラミネート１４を有している。好適実施例におい
ては、導電性ラミネート１４は、例えば銅、銀又はアル
ミニウムなどの導電性金属からなるホイル又はメタライ
ズした膜である。この絶縁ラミネートは、好適には、例
えばＥ．Ｉ．デュポン社により製造されているマイラー
（商標）又はカプトン（商標）などのような非導電性ポ
リエステルフィルム又は紙とすることが可能である。絶
縁ラミネート１６，１８は、熱封止用接着剤により導電
性ラミネート１４へ接着される。多層の積層型ストリッ
プ１０は可撓性があり、従って、それは積層型バッテリ
１２のアノード２０及びカソード２２の周りに折曲させ
ることが可能である。
【００１８】図１に示した積層型電源１２は固体ポリマ
ー再充電可能二次的セルである。リチウムパークロレー
ト（ＬｉＣｌＯ4 ）とポリビニリデン（ＬｉＣｌＯ4 −
ＰＶＤＦ）とを混合したフィルム（膜）組成物が固体電
解物質２４を構成している。この固体電解物質２４は、
カソード及びアノード電解物質層２６，２８を画定する
二つのポリアセチレン（ＣＨ）×膜２６，２８の間に挟
持されている。カソード電解物質層２６は導電度を向上
させるためにＮ型不純物が含湿されている。カソード膜
層は積層型アルミニウム膜２６へ接着されており、尚膜
２６は負端子を構成している。アノード層２８は導電度
を向上させるためにＰ型不純物で含浸されている。２０
００Åの厚さの蒸着金膜がアノード表面上に付着形成さ
れており、且つ正端子２０を構成している。
【００１９】積層させたアノード端子２０と積層させた
カソード端子２２は同一面状にはなく、従って、相互接
続媒体１０がこれらアノード及びカソード上に折曲され
て以下に説明する如く集積回路チップの入力／出力ノー
ドとワイヤ相互接続させるための正及び負のバッテリ端
子を提供している。
【００２０】図４を参照すると、絶縁ラミネートの一部
が絶縁ラミネート１６から除去されており、その際に導
電性ラミネート１４の表面を露出させている。バッテリ
１２のカソード２２が導電性ラミネート１４の露出表面
へ積載され且つ導電性接着剤により接着されている。次
いで、可撓性相互接続媒体１０を積層型バッテリの端部
周りに折曲させ、導電性ラミネート１４を絶縁ラミネー
ト１６によりバッテリアノード２０から分離させる。
【００２１】相互接続媒体１０のラミネーションは第一
アパーチャ３０により交差即ち貫通されており、該アパ
ーチャにより下側に存在するバッテリアノード２０が露
出される。外側絶縁ラミネート１８は第二アパーチャ３
２により交差即ち貫通されており、その際に導電性相互
接続ラミネート１４を露出させている。
【００２２】図５乃至７を参照すると、アパーチャ３０
により露出されたバッテリアノード表面２０及びアパー
チャ３２により露出された導電性ラミネート１４が、集
積回路装置（図１０）のＩ／Ｏ電力入力ノードへ取付け
る金ワイヤによるワイヤボンド相互接続のために実質的
に同一面状の関係で正及び負のバッテリ端子を提供して
いる。可撓性相互接続媒体１０は、アノード２０に関し
バッテリカソード２２を絶縁させると共に、電気的接触
表面１４，２０をワイヤボンディングのために実質的に
同一面状の関係で提供している。
【００２３】図８乃至１０を参照すると、例示的な半導
体チップパッケージ４０が示されており、その場合、本
発明の相互接続媒体及び積層型バッテリがカプセル化さ
れている。パッケージ４０は２８ピンの表面装着型プラ
スチックリードレスチップキャリア（ＰＬＣＣ）パッケ
ージ４２であり、それは集積回路チップ４２を支持し且
つそれをカプセル化している。ＩＣチップ４０は、例え
ば、２Ｋ×８スタチックランダムアクセスメモリ（ＳＲ
ＡＭ）回路とすることが可能であり、それは、電力消費
が低く、メモリセル密度が高いという特性を有しており
且つそれは相補的金属−酸化物−半導体（ＣＭＯＳ）技
術によりＮ型シリコン基板上に構成される。
【００２４】この例示的なパッケージ１０は、パッケー
ジの長手端部に沿って２０ミル間隔で四つのグループに
配列された外部Ｊリード４４を有している。集積回路チ
ップ４０の入力／出力ノード４２は、図９に示した如
く、リードフレーム組立体５０の選択したＪリード４４
へ金相互接続ワイヤ４６により電気的に接続されてい
る。
【００２５】インナーリードフィンガ４８は中央リード
フレーム部材５２（時折、ダイパドル又は装置支持プレ
ートと呼称される）に関して半径方向に離隔されてお
り、且つコネクタピン４４と一体的に形成されている。
リードフレーム組立体５０のリンク用セグメントは、製
造期間中に、究極的にはトリミングされて除去され、そ
の際に各インナーフィンガリード４８は単一のＪリード
コネクタへ電気的に接続される。リードフレーム５０の
外側周辺部上の搬送側レールストリップも、モールディ
ングが行なわれた後製造の最後の段階におけるトリミン
グ及びフォーミング動作期間中に切除される。
【００２６】導電性フィンガ４８の内側先端部は、相互
接続領域Ｒ内のダイパドルプレート５２周りに半径方向
に離隔されている。導電性フィンガ４８の内側先端部は
比較的幅狭であり、且つ該フィンガはベースパドルプレ
ート５２から外側に放射状に延在するに従い実質的に拡
大している。
【００２７】外部Ｊリードコネクタピン４４及びインナ
ーフィンガリード４８は、図３に示した如く、モールデ
ィング期間中初期的に同一面状である。モールディング
の後、コネクタピン部分４４がトリミング及びフォーミ
ング動作期間中にパッケージの長手側部表面に沿って９
０度の角度屈曲される。しかしながら、インナーフィン
ガリード４８及びベースパドルプレート５２は図１０に
示した如く同一面状に維持される。
【００２８】半導体チップパッケージ４０は、ホスト電
子システムのプリント回路基板上又は何らかのその他の
半導体パッケージ上の導電性接続部へ半導体チップ１２
の入力／出力ノードＮを電気的に接続するためのスタン
ダードな外部表面マウントパターンを与えている。チッ
プパッケージ４０は例えば、ポリエーテルイミド又はエ
ポキシ樹脂などのポリマーなどの非導電性物質からなる
モールド成形した本体５４を有している。この構成にお
いては、フィンガリード組立体５０、半導体チップ４
２、積層型バックアップバッテリ１２及び相互接続媒体
１０がモールド成形した本体５４内に埋め込まれ且つカ
プセル化されている。
【００２９】一実施例においては、積層型バッテリ１２
が２．８Ｖの接触電圧及び２ｍＡｈｒｓ−４ｍＡｈｒｓ
のエネルギ容量を有している。物理的には、バッテリ１
２は実質的に矩形状の物体であり、幅が０．３５０イン
チで長さが約０．３５０インチであり、且つ高さが０．
０５３インチである。基本的には、バッテリ１２は高温
での耐久性を有するべく定格されている。なぜならば、
それは、ボンディング及びトランスファーモールディン
グ期間中に高温にさらされるからである。そうでない場
合には、積層型バッテリ内の固体電解物質コア２４が溶
解し且つバッテリ電荷が破壊される。
【００３０】図９及び１０を参照すると、半導体チップ
４２が、例えばエイブルボンド（商標）８４−１などの
銀充填型エポキシ接着剤の導電性付着によりダイパドル
プレート５２の上表面へ接着されている。入力／出力ノ
ードＮが、１．３ミルの直径を持った微細な金ワイヤ４
６により選択した導電性フィンガ４８へ電気的に接続さ
れている。導電性フィンガ４８及びＩ／ＯノードＮへの
金ワイヤ３６のボンディングは、好適には、従来の熱音
波ボールボンディング技術を使用して行なう。相互接続
媒体１０を積層型バッテリ１２上に組立てた後に、その
組立てたバッテリパッケージをリードフレーム組立体の
下側へ接着させ、ダイパドルプレート５２を図９及び１
０に示した如くアノードアパーチャ３０上に直接的に支
持させる。
【００３１】次いで、積層型バックアップバッテリ１２
の負及び正の端子１４，２０を微細な金ワイヤ４６Ｎ，
４６Ｐにより、好適にはレーザ溶接により、カプセル化
する前に、バックアップバッテリアノード２０及びカソ
ード１４へそれぞれ電気的に接続させる。チップ４２を
ダイパドルプレート５２へ接着させた後に、微細な金ワ
イヤ４６の端部をチップＩ／Ｏノード１４とそれぞれの
フィンガリード１８との間に接続させる。金ワイヤ４６
Ｐを正の相互接続電極２０と該チップの正のバックアッ
プ電圧ノード４２Ｐとの間に接続させる。負のバックア
ップ電圧ノード４２Ｎを金ワイヤ３６Ｎにより負の相互
接続リード２８へ電気的に接続させる。次いで、リード
フレーム組立体５０をマルチキャビティ分割モールド内
に配置させる。このモールドキャビティをトランファー
モールディング装置において型閉めさせ、且つ例えばポ
リフェノレンサルファイドなどの非導電性カプセル化用
物質をノズルから微細ペレットの形態で注入させる。こ
の注入を行なう圧力は精密に制御して、金ワイヤのボン
ドを損傷することを防止する。適宜の圧力及び温度下に
おいて、該ペレットが溶融し且つ該モールド内のチャン
ネル内に流動し且つリードフレーム組立体５０の周りの
キャビティを充填し、その際にリードフレーム５０と、
積層型バックアップバッテリ１２と、ＩＣチップ４２
と、金ワイヤ４６を完全にカプセル化させる。該樹脂が
いまだにモールド内にある間に印加した熱及び圧力によ
り硬化させる。さらなる硬化をオーブン内において行な
う。
【００３２】前述したトランスファーモールド手順の結
果、パッケージ４０が非導電性樹脂物質からなる矩形状
のモールド成形された本体５４の形態で製造される。モ
ールドから取出した後に、リードフレーム組立体２０に
おける隣接するＪリード４４間のリンク用セグメントを
切断してピン及び導電性フィンガリードを互いに分割さ
せ且つ電気的に分離させる。更に、搬送側レールも切断
し且つモールド成形した組立体から取除く。
【００３３】リードフレーム５０は、例えば、錫鍍金し
たニッケル又は鉄合金などの従来の金属合金であるが、
別法として、例えばＣＤＡ１９４などの錫鍍金した銅合
金とすることも可能である。理解される如く、組立て期
間中に、コネクタピン及びインナー（内側）導電性リー
ドは、リンク用セグメント及び好適には連続的な金属ス
トリップから打ち抜かれた側部搬送レールにより構造的
に相互接続されている。該接続用部分は取扱い上の目的
のためにのみコネクタピンへ取付けられたままであり、
且つモールディングが行なわれた後製造の後の段階にお
けるトリミング及びフォーミング動作期間中に切断され
る。
【００３４】外部Ｊリード４４の選択した一つは、典型
的に＋５．０Ｖである電圧Ｖccを供給する主電源ノード
へ接続すべく適合されている。同様に、別の外部コネク
タピンが、接地基準ＧＮＤを与えるためにホスト電子シ
ステムの接地ノードへ接続すべく適合されている。その
他のピンは、真及び補元チップ選択信号ＣＳ及びＣＳ
_、モノリシック集積回路４２へ及びそれからの同期的
なクロックデータ用の信号ＣＬＫ、及びホスト電子回路
により発生されるその他の種々のＩ／Ｏ信号専用であ
る。比較器及びスイッチング回路（不図示）が、ホスト
電子回路の主電源からの電圧Ｖccを、バックアップバッ
テリ１２の電圧と比較し、且つ自動的に、集積回路４２
へ電力を供給するために最も高い検知された電圧を接続
する。
【００３５】再度、図１０を参照すると、積層されたア
ノード端子２０及び積層されたカソード端子２２は同一
面状ではなく、従って、相互接続媒体１０がバッテリア
ノード及びカソード上に折曲されて、正及び負バッテリ
端子を半導体集積回路装置４２の電力入力／出力ノード
とワイヤボンディング相互接続のための実質的に同一面
状の関係で提供している。バックアップバッテリ１２の
寸法は小さいので、それは、ダイパドルプレート５２の
下側に容易に配置させることが可能であり、集積回路チ
ップ４２及びダイパドルプレート５２はアノードウイン
ドアパーチャ３２上に直接的に支持されている。微細な
金ワイヤ４６Ｐはこのウインドアパーチャを介して正の
電力入力ノード４２Ｐから延在しており且つアノード表
面２０上へ直接的にレーザボンディングされている。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 固体ポリマー電解二次的セルを示した概略斜
視図。
【図２】 積層型電源へ折曲げて取付けるための準備と
して部分的に折曲した状態を示した積層型相互接続媒体
の概略斜視図。
【図３】 積層型電源の簡単化した概略斜視図。
【図４】 図２に示した相互接続媒体の露出された導電
性ラミネート上に積層型電源のカソードを積載した状態
を示した概略図。
【図５】 図２の積層型相互接続媒体の折曲げた部分の
間に積層型電源を載置した状態を示した概略斜視図。
【図６】 図５に示した６−６線に沿ってとった積層さ
せた電源及び相互接続媒体を示した概略断面図。
【図７】 ７−７線に沿ってとった相互接続媒体の導電
性ラミネート及びアノードの同一面状の露出状態を示し
た拡大概略断面図。
【図８】 図５の積層型バッテリ及び相互接続媒体をカ
プセル化した表面装着型プラスチックリードレスチップ
キャリア（ＰＬＣＣ）メモリ装置を示した概略側面図。
【図９】 積層型バッテリ及び相互接続媒体の絶縁表面
上に装着した半導体チップ及びリードフレームを示した
概略平面図。
【図１０】 一体的にモールド成形したＰＬＣＣパッケ
ージにおける図９のリードフレーム組立体、積層型バッ
テリ及び半導体チップ回路を示した概略断面図。
【符号の説明】
１０ 積層型相互接続媒体 １２ 積層型電源 １４ 中央導電性ラミネート １６，１８ 絶縁ラミネート ２０ アノード ２２ カソード ２４ 固体電解物質 ２６，２８ 電解物質層 ３０ 第一アパーチャ ３２ 第二アパーチャ ４０ 半導体チップパッケージ ４２ 集積回路チップ ４８ インナーリードフィンガ ５０ リードフレーム組立体 ５２ 中央リードフレーム部材 ５４ モールド成形本体

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 電子回路パッケージにおいて、絶縁性物
    質の本体が設けられており、前記絶縁物質の本体内に複
    数個の導電性フィンガリードと装置支持プレートとを有
    するリードフレーム組立体が設けられており、前記装置
    支持プレート上に電子回路装置が装着されており、前記
    電子回路装置は正及び負の電力ノードを有しており、カ
    ソードラミネーションとアノードラミネーションとの間
    に挟持した電解物質を有する積層型バッテリが設けられ
    ており、前記積層型バッテリは前記リードフレーム組立
    体の下側上で前記装置支持プレート下側に配設されてお
    り、前記電子回路装置の正及び負の電力ノードをバッテ
    リのアノード及びカソードラミネーションへ電気的に接
    続するために前記積層型バッテリのアノード及びカソー
    ドへ結合されたコンタクト露出手段を具備する相互接続
    媒体が設けられていることを特徴とする電子回路パッケ
    ージ。
  2. 【請求項２】 請求項１において、前記電子回路装置が
    半導体チップ上に構成した集積回路であり、前記集積回
    路が複数個の入力／出力ノードと前記入力／出力ノード
    を前記導電性フィンガリードへ接続する複数個のワイヤ
    導体とを有しており、前記正及び負の電力ノードが前記
    ワイヤ導体により前記相互接続媒体のアノード及びカソ
    ード端子へ電気的に接続されていることを特徴とする電
    子回路パッケージ。
  3. 【請求項３】 請求項１において、前記導電性フィンガ
    リード及び前記装置支持プレートが実質的に互いに同一
    面状であることを特徴とする電子回路パッケージ。
  4. 【請求項４】 請求項１において、前記導電性フィンガ
    リードが相互接続領域周りに半径方向に離隔されており
    且つ前記装置支持プレートが前記相互接続領域を横断し
    ており、前記電子回路装置が半導体チップ上に構成した
    集積回路であり、前記チップが前記装置支持プレート上
    に装着され且つ電気的に接続されていることを特徴とす
    る電子回路パッケージ。
  5. 【請求項５】 請求項１において、前記相互接続媒体が
    第一及び第二絶縁ラミネート間に挟持された中央導電性
    ラミネートを具備する可撓性の積層型ストリップを有し
    ており、前記第一絶縁ラミネートの一部は除去されてお
    り、その際に前記導電性ラミネートの表面を前記積層型
    バッテリ電極のうちの一方と電気的係合状態に露出させ
    ており、且つ前記積層型ストリップは第一アパーチャに
    より交差されており、その際に他方のバッテリ電極を露
    出しており、且つ前記第二絶縁ラミネートが第二アパー
    チャにより交差されており、その際に前記導電性ラミネ
    ートを露出させていることを特徴とする電子回路パッケ
    ージ。
  6. 【請求項６】 請求項５において、前記中央導電性ラミ
    ネートが銅、銀及びアルミニウムからなるグループから
    選択した導電性金属からなるホイルを有することを特徴
    とする電子回路パッケージ。
  7. 【請求項７】 請求項５において、前記中央導電性ラミ
    ネートが銅、銀及びアルミニウムからなるグループから
    選択した導電性金属からなるメタライズさせた膜を有す
    ることを特徴とする電子回路パッケージ。
  8. 【請求項８】 請求項５において、前記絶縁ラミネート
    が紙を有することを特徴とする電子回路パッケージ。
  9. 【請求項９】 請求項５において、前記絶縁ラミネート
    がポリエステルフィルムを有することを特徴とする電子
    回路パッケージ。
  10. 【請求項１０】 請求項５において、前記絶縁ラミネー
    トが熱封止用接着剤により導電性ラミネートへ接着され
    ていることを特徴とする電子回路パッケージ。
  11. 【請求項１１】 リードフレーム組立体と、フィンガリ
    ードと装置支持部材とが設けられており、集積回路チッ
    プが前記装置支持部材上に装着されており、前記集積回
    路チップが導電性信号用の入力／出力ノードと、動作電
    流を導通するための正及び負のノードと、前記入力／出
    力信号ノードを前記フィンガリードへ電気的に接続する
    ワイヤ導体とを具備する電子回路パッケージにおいて、
    前記装置支持部材下側に装着して積層型二次的セルが設
    けられており、前記積層型セルはカソードラミネーショ
    ンと、アノードラミネーションと、前記アノード及びカ
    ソードラミネーションをそれぞれ前記正及び負の電力ノ
    ードと電気的に接触状態とさせる相互接続媒体手段とを
    有することを特徴とする電子回路パッケージ。
  12. 【請求項１２】 請求項１１において、前記相互接続媒
    体手段が、第一及び第二絶縁ラミネート間に挟持された
    中央導電性ラミネートを有しており、前記第一絶縁ラミ
    ネートの一部は除去されており、前記積層型相互接続媒
    体は前記カソード及びアノードバッテリラミネーション
    に関し折曲されており、前記バッテリラミネーションの
    うちの一方は前記導電性相互接続ラミネートの露出表面
    に対し電気的接触状態に装着されており、他方のバッテ
    リ電極は前記相互接続媒体の反対側の端部で被覆されて
    いることを特徴とする電子回路パッケージ。
  13. 【請求項１３】 請求項１１において、前記相互接続媒
    体の反対側の端部は第一アパーチャで交差されており、
    その際に前記アノード及びカソードラミネーションの選
    択した一方を露出させており、且つ前記第二絶縁ラミネ
    ートが第二アパーチャにより交差されており、その際に
    前記導電性ラミネートを露出させており、前記露出され
    たラミネートがワイヤ導体により選択した入力／出力ノ
    ードへ接続されていることを特徴とする電子回路パッケ
    ージ。
  14. 【請求項１４】 電子回路パッケージにおいて、絶縁性
    物質からなるモールド成形した本体が設けられており、
    前記絶縁性物質からなる本体内に複数個の導電性フィン
    ガリードとダイパドルを有するリードフレーム組立体が
    設けられており、前記ダイパドル上に装着して電子回路
    装置が設けられており、前記電子回路装置は正及び負の
    入力電力ノードを有しており、積層型バッテリが前記ダ
    イパドル下側で前記リードフレーム組立体上に装着され
    ており、前記積層型バッテリはカソードラミネーション
    とアノードラミネーションとの間に挟持された電解物質
    コアを有しており、中央導電性ラミネートを具備する積
    層型相互接続媒体が第一及び第二絶縁ラミネート間に挟
    持されており、前記第一絶縁ラミネートの一部は除去さ
    れており、前記積層型相互接続媒体は前記カソード及び
    アノードバッテリラミネーションの周りに折曲されてお
    り、前記バッテリアノード及びカソードラミネーション
    のうちの選択した一方が前記導電性ラミネートの露出表
    面に対し電気的接触係合状態に装着されており、且つ他
    方のバッテリラミネーションが前記相互接続媒体の反対
    側端部によりオーバーラップされており、且つ複数個の
    ワイヤ導体が前記相互接続媒体及び前記正及び負の入力
    電力ノードへ結合されていることを特徴とする電子回路
    パッケージ。
  15. 【請求項１５】 請求項１において、前記相互接続媒体
    が第一及び第二絶縁ラミネート間に挟持された中央導電
    性ラミネートを具備する可撓性積層型ストリップを有し
    ており、前記第一絶縁ラミネートの一部は除去されてお
    り、その際に前記導電性ラミネートの表面を前記積層型
    バッテリ電極の一方と電気的係合状態に露呈させてお
    り、且つ前記積層型ストリップが他方のバッテリ電極を
    露出させるために第一アパーチャにより交差されてお
    り、且つ前記第二絶縁ラミネートが第二アパーチャによ
    り交差されており、その際に前記導電性ラミネートを露
    出させていることを特徴とする電子回路パッケージ。
JP19850892A 1991-07-26 1992-07-24 積層型バックアップセルを有する集積回路パッケージ Pending JPH05258553A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/736,412 US5153710A (en) 1991-07-26 1991-07-26 Integrated circuit package with laminated backup cell
US736412 1991-07-26

Publications (1)

Publication Number Publication Date
JPH05258553A true JPH05258553A (ja) 1993-10-08

Family

ID=24959758

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19850892A Pending JPH05258553A (ja) 1991-07-26 1992-07-24 積層型バックアップセルを有する集積回路パッケージ

Country Status (3)

Country Link
US (1) US5153710A (ja)
EP (1) EP0526063A1 (ja)
JP (1) JPH05258553A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07188439A (ja) * 1991-03-01 1995-07-25 Eg Technol Partners Lp 有機ポリマーフィルムに改良されたガス不透過特性を付与する方法及びそのための改良型バリアコーティング

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497140A (en) * 1992-08-12 1996-03-05 Micron Technology, Inc. Electrically powered postage stamp or mailing or shipping label operative with radio frequency (RF) communication
US5776278A (en) 1992-06-17 1998-07-07 Micron Communications, Inc. Method of manufacturing an enclosed transceiver
US6045652A (en) * 1992-06-17 2000-04-04 Micron Communications, Inc. Method of manufacturing an enclosed transceiver
US6741178B1 (en) * 1992-06-17 2004-05-25 Micron Technology, Inc Electrically powered postage stamp or mailing or shipping label operative with radio frequency (RF) communication
US5779839A (en) * 1992-06-17 1998-07-14 Micron Communications, Inc. Method of manufacturing an enclosed transceiver
US5787174A (en) * 1992-06-17 1998-07-28 Micron Technology, Inc. Remote identification of integrated circuit
USRE42773E1 (en) 1992-06-17 2011-10-04 Round Rock Research, Llc Method of manufacturing an enclosed transceiver
US7158031B2 (en) 1992-08-12 2007-01-02 Micron Technology, Inc. Thin, flexible, RFID label and system for use
JP3214107B2 (ja) * 1992-11-09 2001-10-02 富士電機株式会社 電池搭載集積回路装置
US5403782A (en) * 1992-12-21 1995-04-04 Sgs-Thomson Microelectronics, Inc. Surface mountable integrated circuit package with integrated battery mount
US5451715A (en) * 1993-08-11 1995-09-19 Sgs-Thomson Microelectronics, Inc. Molded package integrated circuit with electrochemical cell
US5440519A (en) * 1994-02-01 1995-08-08 Micron Semiconductor, Inc. Switched memory expansion buffer
JP3383081B2 (ja) * 1994-07-12 2003-03-04 三菱電機株式会社 陽極接合法を用いて製造した電子部品及び電子部品の製造方法
US5682068A (en) * 1995-12-07 1997-10-28 Dallas Semiconductor Corp. Power cap
USD384336S (en) * 1996-03-06 1997-09-30 Dallas Semiconductor Corporation Power cap cover
US5759049A (en) * 1996-05-15 1998-06-02 Dallas Semiconductor Corp. Electrical contact clip
US5988510A (en) * 1997-02-13 1999-11-23 Micron Communications, Inc. Tamper resistant smart card and method of protecting data in a smart card
US6329213B1 (en) 1997-05-01 2001-12-11 Micron Technology, Inc. Methods for forming integrated circuits within substrates
US6339385B1 (en) 1997-08-20 2002-01-15 Micron Technology, Inc. Electronic communication devices, methods of forming electrical communication devices, and communication methods
US6195264B1 (en) * 1998-11-18 2001-02-27 International Business Machines Corporation Laminate substrate having joining layer of photoimageable material
US6273339B1 (en) 1999-08-30 2001-08-14 Micron Technology, Inc. Tamper resistant smart card and method of protecting data in a smart card
US7823279B2 (en) * 2002-04-01 2010-11-02 Intel Corporation Method for using an in package power supply to supply power to an integrated circuit and to a component
US8394522B2 (en) 2002-08-09 2013-03-12 Infinite Power Solutions, Inc. Robust metal film encapsulation
US8445130B2 (en) 2002-08-09 2013-05-21 Infinite Power Solutions, Inc. Hybrid thin-film battery
US8236443B2 (en) 2002-08-09 2012-08-07 Infinite Power Solutions, Inc. Metal film encapsulation
US7993773B2 (en) 2002-08-09 2011-08-09 Infinite Power Solutions, Inc. Electrochemical apparatus with barrier layer protected substrate
US8021778B2 (en) 2002-08-09 2011-09-20 Infinite Power Solutions, Inc. Electrochemical apparatus with barrier layer protected substrate
US20070264564A1 (en) 2006-03-16 2007-11-15 Infinite Power Solutions, Inc. Thin film battery on an integrated circuit or circuit board and method thereof
US8404376B2 (en) 2002-08-09 2013-03-26 Infinite Power Solutions, Inc. Metal film encapsulation
US8431264B2 (en) 2002-08-09 2013-04-30 Infinite Power Solutions, Inc. Hybrid thin-film battery
US8728285B2 (en) 2003-05-23 2014-05-20 Demaray, Llc Transparent conductive oxides
US7557433B2 (en) 2004-10-25 2009-07-07 Mccain Joseph H Microelectronic device with integrated energy source
US7230321B2 (en) * 2003-10-13 2007-06-12 Mccain Joseph Integrated circuit package with laminated power cell having coplanar electrode
US8766435B2 (en) * 2004-06-30 2014-07-01 Stmicroelectronics, Inc. Integrated circuit package including embedded thin-film battery
DE602005017512D1 (de) 2004-12-08 2009-12-17 Symmorphix Inc Abscheidung von licoo2
US7959769B2 (en) 2004-12-08 2011-06-14 Infinite Power Solutions, Inc. Deposition of LiCoO2
US7279920B2 (en) * 2005-04-06 2007-10-09 Texas Instruments Incoporated Expeditious and low cost testing of RFID ICs
KR100702031B1 (ko) * 2006-02-22 2007-03-30 삼성전자주식회사 배터리 결합 반도체소자
JP4362784B2 (ja) * 2006-07-06 2009-11-11 エルピーダメモリ株式会社 半導体装置
JP2010505044A (ja) 2006-09-29 2010-02-18 インフィニット パワー ソリューションズ， インコーポレイテッド フレキシブル基板のマスキングおよびフレキシブル基板上にバッテリ層を堆積させるための材料拘束
US8197781B2 (en) 2006-11-07 2012-06-12 Infinite Power Solutions, Inc. Sputtering target of Li3PO4 and method for producing same
KR20150128817A (ko) 2007-12-21 2015-11-18 사푸라스트 리써치 엘엘씨 전해질 막을 위한 표적을 스퍼터링하는 방법
US8268488B2 (en) 2007-12-21 2012-09-18 Infinite Power Solutions, Inc. Thin film electrolyte for thin film batteries
US8518581B2 (en) 2008-01-11 2013-08-27 Inifinite Power Solutions, Inc. Thin film encapsulation for thin film batteries and other devices
US8350519B2 (en) 2008-04-02 2013-01-08 Infinite Power Solutions, Inc Passive over/under voltage control and protection for energy storage devices associated with energy harvesting
DE102008021091A1 (de) * 2008-04-28 2009-10-29 Epcos Ag Drucksensor
WO2010019577A1 (en) 2008-08-11 2010-02-18 Infinite Power Solutions, Inc. Energy device with integral collector surface for electromagnetic energy harvesting and method thereof
KR101613671B1 (ko) 2008-09-12 2016-04-19 사푸라스트 리써치 엘엘씨 전자기 에너지에 의해 데이터 통신을 하는 통합 도전성 표면을 가진 에너지 장치 및 그 통신 방법
US8508193B2 (en) 2008-10-08 2013-08-13 Infinite Power Solutions, Inc. Environmentally-powered wireless sensor module
KR101575812B1 (ko) * 2009-01-21 2015-12-09 삼성전자주식회사 자가전원 반도체 장치를 갖는 데이터 저장장치
CN102576828B (zh) 2009-09-01 2016-04-20 萨普拉斯特研究有限责任公司 具有集成薄膜电池的印刷电路板
US20110140253A1 (en) * 2009-12-14 2011-06-16 National Semiconductor Corporation Dap ground bond enhancement
US20110300432A1 (en) 2010-06-07 2011-12-08 Snyder Shawn W Rechargeable, High-Density Electrochemical Device
US20120314419A1 (en) * 2011-06-08 2012-12-13 Wen-Kung Sung Heat dissipation structure of light-emitting diode
US9230889B2 (en) 2013-01-16 2016-01-05 Infineon Technologies Ag Chip arrangement with low temperature co-fired ceramic and a method for forming a chip arrangement with low temperature co-fired ceramic
US9397018B2 (en) 2013-01-16 2016-07-19 Infineon Technologies Ag Chip arrangement, a method for manufacturing a chip arrangement, integrated circuits and a method for manufacturing an integrated circuit
US10750620B2 (en) 2016-12-20 2020-08-18 Philips Healthcare Informatics, Inc. Flexible circuit battery attachment devices, systems, and methods
US11264310B2 (en) * 2020-06-04 2022-03-01 Texas Instruments Incorporated Spring bar leadframe, method and packaged electronic device with zero draft angle

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3353999A (en) * 1964-12-21 1967-11-21 Du Pont Conductive film battery
US3375136A (en) * 1965-05-24 1968-03-26 Army Usa Laminated thin film flexible alkaline battery
JPS57109183A (en) * 1980-12-26 1982-07-07 Hitachi Ltd Non-volatile memory
US5055704A (en) * 1984-07-23 1991-10-08 Sgs-Thomson Microelectronics, Inc. Integrated circuit package with battery housing
US4998888A (en) * 1984-07-23 1991-03-12 Sgs-Thomson Microelectronics, Inc. Integrated circuit package with battery housing
WO1985000248A1 (en) * 1983-06-23 1985-01-17 Matsushita Electric Industrial Co., Ltd. Flat battery
US4982371A (en) * 1989-05-15 1991-01-01 Dallas Semiconductor Corporation Compact electronic module having a RAM device
US5091771A (en) * 1989-05-15 1992-02-25 Dallas Semiconductor Corporation Compact package for electronic module
US5008776A (en) * 1990-06-06 1991-04-16 Sgs-Thomson Microelectronics, Inc. Zero power IC module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07188439A (ja) * 1991-03-01 1995-07-25 Eg Technol Partners Lp 有機ポリマーフィルムに改良されたガス不透過特性を付与する方法及びそのための改良型バリアコーティング

Also Published As

Publication number Publication date
US5153710A (en) 1992-10-06
EP0526063A1 (en) 1993-02-03

Similar Documents

Publication Publication Date Title
JPH05258553A (ja) 積層型バックアップセルを有する集積回路パッケージ
US5187564A (en) Application of laminated interconnect media between a laminated power source and semiconductor devices
US5008776A (en) Zero power IC module
US5196374A (en) Integrated circuit package with molded cell
US5124782A (en) Integrated circuit package with molded cell
US7230321B2 (en) Integrated circuit package with laminated power cell having coplanar electrode
US5089877A (en) Zero power ic module
JP3120494B2 (ja) 薄型電源装置
US5294829A (en) IC package having direct attach backup battery
US20070096265A1 (en) Multiple die integrated circuit package
US20070096284A1 (en) Methods for a multiple die integrated circuit package
US5161304A (en) Method for packaging an electronic circuit device
US5289034A (en) IC package having replaceable backup battery
JPH03112688A (ja) Ｉｃカード
US5451715A (en) Molded package integrated circuit with electrochemical cell
JP3314950B2 (ja) 直接装着型バックアップバッテリを有するｉｃパッケージ
JP2737322B2 (ja) メモリモジュール
EP0490499B1 (en) Integrated circuit package with molded battery cell
KR100996982B1 (ko) 다중 다이 집적회로 패키지
CN116896824A (zh) 电池保护板模组、方法、装置、电池模组以及电子设备
JPH10135271A (ja) 半導体装置とその製造方法
JPH03295264A (ja) マルチチツプ半導体装置
JPH0897348A (ja) 集積回路
JPH01198055A (ja) 面実装型半導体装置用ソケット
JPH04251796A (ja) Ｉｃメモリカード