JPH05256905A

JPH05256905A - ショートワイヤテストフィクスチャの接地システム

Info

Publication number: JPH05256905A
Application number: JP4223318A
Authority: JP
Inventors: Stephen J Cook; スティーブン・ジェイ・クック; Ronald K Kerschner; ロナルド・ケイ・カーシュナー
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1991-08-07
Filing date: 1992-07-30
Publication date: 1993-10-08
Also published as: US5304921A; EP0527566A1

Abstract

(57)【要約】【目的】ショートワイヤのフィクスチャを通して設置の
不良がなくなり、高速での信号の伝送を可能とし、テス
ト操作の向上を図る。【構成】上記回路基板２０２と基板テストフィクスチャ
２０４との間に配置された内部接地板２３０と、接地不
良に影響されやすい信号を伝送する上記内部接地板と上
記基板テストシステムとの間の各臨界信号経路を、接地
電位で覆う同軸体２０８と、を介して回路基板上の電子
部品と基板テストフィクスチャとの伝送を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は概略的には電子回路基板
のテストに関するものであり、より詳細には、電子回路
基板等と電気的なテスト・システムとの電気的な相互接
続のための、基板テスト用フィクスチャおよびその他の
機械的なインタフェースに関するものである。

【０００２】

【従来技術および発明が解決しようとする課題】基板テ
スト用のシステムを構成する多くの電子的なドライバ
（ソース）およびレシーバ（検出器）は、電子的なスイ
ッチング機構またはスキャナを介して、スキャナ・ピン
と呼ばれる複数個の接触点に接続されている。そして、
基板テスト用フィクスチャには、スキャナ・ピンと電子
回路基板上に配置された電子部品との間のインタフェー
スが設けられている。電子部品が適切に動作しているか
どうかを決定するために用いられる電子的なテスト信号
は、該電子部品に対する、または電子部品からの経路上
の双方において基板テスト用フィクスチャを通過せねば
ならないので、該基板テスト用フィクスチャは、電子部
品が適正または不適正のいずれで動作していても電子部
品が不正に診断されることがないことを確実にするよう
にテスト信号の信号品質を維持せねばならない。

【０００３】テスト信号の最高の品質を保証するために
この技術で明らかなことは、スキャナと電子回路基板と
の間の信号経路の長さをできるだけ短く維持せねばなら
ないことである。このファクタにより、テスト・システ
ムと回路基板との短い垂直な結合が必要とされる。換言
すれば、”ショート・ワイア”の基板のテスト用フィク
スチャはスキャナの頂部上に直接的に置かれるように設
計され、また、電子回路基板は基板のテスト用フィクス
チャ上に直接的に置かれるようにされる。更に、いずれ
の基板のテスト用フィクスチャでも、その使用が容易で
ありコスト上の効果があるように、その組み立ておよび
維持を容易にせねばならない。最後に、該フィクスチャ
の組み立てを自動化する能力も一つの重要な特徴であ
る。

【０００４】クック(Cook)その他に対する米国特許第
４，７９９，００７号で説明される基板のテスト用フィ
クスチャは、テスト・システムとテスト下の回路基板と
の間の、短くて信頼性のある接続部が設けられる。前述
のショート・ワイアのフィクスチャによれば、約６メガ
ヘルツ（ＭＨｚ）までのデジタル信号について、良好な
信号の忠実度が実現される。しかしながら、電気的な寄
生のために信号の忠実度は約６ＭＨｚの上から離れると
降下を始め、また、正確なテストの能力は１２ＭＨｚの
周辺までくると困難になってくる。

【０００５】電気的な寄生の現象を図１に則して検討す
る。また、電気的な寄生は、接地不良(Ground Bounce)
または電圧／電流のスパイクとして、この技術において
も知られている。接地の不良は、テスト下にある回路基
板の出力の迅速な変移に起因することが多い。図１で１
０２として示されているように、テスト下にある回路基
板の種々の出力は、基板のテスト用フィクスチャを介
し、テスト・システムのレシーバに対して接続される。
更に１０４として示されているように、テスト下にある
基板の入力は、基板のテスト用フィクスチャを介し、テ
スト・システムのドライバ出力に対して接続される。基
板のテスト用フィクスチャに含まれる配線体は、インダ
クタンスＬｒ，Ｌｇ，Ｌｄ，として図１において概略的
に示されている。

【０００６】ここで、動作しているときに、回路基板の
出力１０６がスイッチされると、レシーバの入力電流Ｉ
ｒは、フィクスチャの配線体を通過して、レシーバ１０
８の入力キャパシタンスＣｒを充電せねばならない。こ
のキャパシタンスＣｒを構成するものは、基板トレース
のキャパシタンスと組み合わされた実際のレシーバ入力
キャパシタンスである。充電電流Ｉｒの大きさは、Ｉｒ
＝Ｃｒ＊（ｄＶｒ／ｄｔ）；なる式から予測することが
できる。キャパシタンスＣｒの多くは基板のテスト・シ
ステムに固定されているために、電流Ｉｒの大きさにお
ける主要な決定ファクタは、基板出力のスイッチング速
度である。

【０００７】基板の出力からテスト・システムに流れる
電流Ｉｒは、何等かのやり方で、キルヒホッフの電流法
則を満足するために、ある種の電気的経路によってテス
ト下にある回路基板に戻らねばならない。電流Ｉｒの小
部分は他の経路によって戻ることができるけれども、そ
の大部分は、電流Ｉｇとして１１０によって示されてい
るように、フィクスチャの接地ワイアを通して流れるこ
とになる。

【０００８】フィクスチャの接地配線体を通して流れる
接地電流Ｉｇにより、ワイア・インダクタンスＬｇを横
切る電圧Ｖｇが誘導される。ここに、Ｖｇ＝Ｌｇ＊（ｄ
Ｉｇ／ｄｔ）；である。前述の式によって指示されてい
るように、テスト下にある回路基板のスイッチング速度
は、ワイア・インダクタンスＬｇを横切る電圧Ｖｇに影
響される。これを換言すれば、誘導された電圧Ｖｇは、
図示されているように、回路基板の接地部とテスト・シ
ステムの接地部との間に現れる。

【０００９】２個の接地（即ち、接地の不良）の間の電
圧差は、後述されるように、極端な逆効果を有するもの
である。ドライバ１１２の出力電圧は、（ドライバ１１
２がスイッチングしていないと仮定して）テスト・シス
テムの接地部に関して一定のレベルに維持される。回路
基板の基板入力１１４は極めて高いインピーダンスを呈
しており、このために、インダクタンスＬｄを有するフ
ィクスチャの配線体を、極めて小さい電流Ｉｄが流れる
ことになる。かくして、電流Ｉｄが最小限のものである
ために、前述されたインダクタンスの式に従って、極め
て小さい電圧Ｖｄがフィクスチャの配線体を横切って
現れる。更に、基板の入力電圧がドライバの出力電圧に
追従し、その結果として、Ｖｇが基板の入力上に加わる
ようにされる。接地の不良の電圧が基板の入力上に加え
られるときには、基板の入力に関連する論理的なスレッ
ショルドを、該入力電圧が横切ることになるリスクがあ
る。

【００１０】純粋に組み合わせ的な論理回路の場合にお
いては、逆効果の解消のために待機の周期を実行できる
ことから、接地不良の苦境は厳しいリスクのものではな
い。しかしながら、順次的な論理回路であって、その入
力がクロックであり、または他の状態決定用の要素であ
る場合においては、該回路の状態が変化して、仮にテス
トの進行がどのように緩やかになされるとしても、該テ
ストは失敗することになる。

【００１１】ショート・ワイアのフィクスチャを通して
高速での信号の完全性を確実にするために、幾つかのア
プローチを取ることができる。第１に、ライン・インダ
クタンスＬｒを増大させることができる。このことは、
例えば、フィクスチャのワイアに対してフェライト・ビ
ーズを付加することによって達成することができる。レ
シーバの経路１０２において付加されたインダクタンス
によれば、電流Ｉｒの上昇時間を制限することによっ
て、接地の不良を弱める助けになる。第２に、回路基板
の入力におけるキャパシタンスを増大させることができ
る。このことは、例えば、回路基板の入力ラインと回路
基板の接地ラインとの間のフィクスチャワイアに対して
小さいキャパシタを付加することによって達成すること
ができる。ドライブ用の経路１０４において付加された
キャパシタンスによれば、回路基板の入力における信号
の上昇時間を制限することによって、接地の不良を弱め
る助けになる。更に、この増大したキャパシタンスは、
より明確な効果のために、インダクタンスＬｄとの組み
合せをすることができる。第３のアプローチは、より多
くの接地ワイアを付加し、それらを短く維持することに
よって、接地のインダクタンスＬｇを減少させることで
ある。

【００１２】しかしながら、前述された全てのアプロー
チには問題がある。第１および第２のアプローチは不所
望のものであるが、その理由は、これらのアプローチの
ロー・パス・フィルターの性質が、接地の不良に起因す
る過渡的なテスト信号の制御に努める際に、該テスト信
号それ自体を逆の方向に歪ませるためである。更に、回
路基板上の限定された個数の接地プローブの箇所、テス
ト・システム内の限定された個数の接地ピンの接続部、
および、基板のテスト用固定部において限定されたスペ
ースのために、第３のアプローチは多少の制限を受ける
ことになる。

【００１３】

【発明が解決しようとする課題】本発明の接地システム
および方法は、基板のテスト・システムとテスト下の回
路基板との間に配置されるべきショート・ワイアのテス
ト用フィクスチャに対するものである。該接地システム
によれば、極めて高速でフィクスチャを使用できるよう
に、接地の不良が最小にされる。

【００１４】接地システムにおいて、テスト用のフィク
スチャに備えられた内部接地板は、回路基板と該基板の
テスト・システムとの間の適所に介在している。更に、
接地システムの一実施例においては、接地電位にある同
軸体が、該内部接地板と基板のテスト・システムとの間
のそれぞれの臨界的な信号経路を包囲している。臨界的
な信号経路は任意の信号経路であって、接地の不良に起
因する高速スイッチングの信号を搬送するものである。

【００１５】本発明の別の実施例においては、接地用の
個別ピンのアレイが、内部接地板と基板のテスト・シス
テムとの間に分散されている。該接地用の個別ピンは基
板のテスト・システムによって接地電位に維持されてお
り、また、臨界的な信号を搬送する個別ピンに近接して
配置されている。

【００１６】本発明は先行技術の欠陥を克服するもので
あり、更に、以下のような付加的な特徴および利点が備
わるものである。

【００１７】本発明によって付与される完全に分散型の
接地システムは、基板のテスト用フィクスチャを介して
テスト下の回路基板に至るものである。

【００１８】いずれの接地不良も排除することによっ
て、極めて高速のテスト操作をすることが許容される。
基板のテスト用フィクスチャを介しての信号の忠実度
は、５０ＭＨｚを越えるテスト周波数に対して適当なも
のである。

【００１９】本発明は、クック(Cook)その他に対する米
国特許第４，７９９，００７号に開示されたアーキテク
チュアにおいて実施することができる。該アーキテクチ
ュアに対する変化が必要とされず、ツイスト状の対にさ
れた配線部が必要とされず、そして、ショート・ワイア
の単一のフィクスチャにおける信号に対する、より低い
インピーダンスの経路が設けられる。

【００２０】本発明によれば、相互接続ピンまたは個別
ピンは、衝突する基板のテスト用プローブの周囲で曲る
ことが許容される。

【００２１】本発明の更なる特徴および利点は、以下の
図面および詳細な説明により、当業者であれば明かにな
ろう。どのような付加的な特徴および利点でも、ここに
取り込まれることが意図されている。

【００２２】

【実施例】本発明による接地システムを実施する多くの
実施例が考案されている。図２に示されているシステム
は、本発明の第１の好適な実施例が実施されるものであ
る。

【００２３】図２に示されているように、テストされる
べき回路基板２０２が、整列ピン２０５のガイドを介し
て、基板のテスト用フィクスチャ２０４の頂部に配置さ
れている。該基板のテスト用フィクスチャ２０４によれ
ば、回路基板２０２と基板のテスト・システム２０６と
の間に、電気的なインタフェースが設けられている。こ
れを換言すれば、基板のテスト用フィクスチャ２０４を
通して多くのテスト用信号が移行する。

【００２４】後述されるように、本発明で考案されるこ
とは、基板のテスト用フィクスチャ２０４内で接地用の
調整組立体２０８およびメッキされた整列プレート２１
０を用いた接地システムを実施することである。該接地
システムによれば、回路基板２０２を極めて高速でテス
トすることが許容される。

【００２５】基板テスト・システム２０６から、基板の
テスト用フィクスチャ２０４を介して、テスト下の回路
基板２０２上の電子部品２１２，２１４まで、種々の信
号経路が伝わっている。図２に示されているように、例
えば、基板テスト・システム２０６からのテスト信号
は、調整ピン２１８のワイア・ラッピング・ピン２１６
を介し、ワイア２２０を介し、そして信号プローブ２２
２を介して、それぞれに電子部品２１２に達するように
伝えられる。調整ピンおよび信号プローブの箇所は、そ
れらの接続ワイアと同様に、テスト下の回路基板２０２
上の電子部品２１２，２１４の向きに依存して変化され
る。

【００２６】種々の接地経路も、テスト下の回路基板２
０２と基板テスト・システム２０６との間の基板のテス
ト用フィクスチャ２０４を通して伝えられる。基板テス
ト・システム２０６からの接地接続部は、接地経路をフ
ィクスチャ２０４に対して利用可能にするために、該基
板のテスト用フィクスチャ２０４の底部に接触される。

【００２７】フィクスチャ２０４の底部における整列プ
レート２１０は、テスト信号を搬送している個別ピン２
１８の捕捉およびガイドをするための焦点手段として作
用するものであり、基板テスト・システム２０６がフィ
クスチャ２０４を介してテスト信号を伝送できるように
装備されているときには、直交して組織化されたアレイ
状のパターンにされる。

【００２８】しかしながら、整列プレート２１０は更に
接地導電手段として作用する。それに含まれているもの
は、非導電性の内部支持材料２２３、および、頂部、底
部および直行経路を含む、その露出した表面の領域の全
ての上にある、導電性の外部プレート部２２４である。
該プレート部２２４は好適には金属のものである。好適
な実施例においては、基板テスト・システム２０６から
整列プレート２１０の頂部２２６に至る優れた過渡的な
接地経路を生成させるために、該金属は銅とニッケルと
の組み合わせ、または、銅、ニッケル、金の組み合わせ
である。メッキされた整列プレート２１０によれば、信
号経路の近傍に接地経路が配置されることから、良好な
インピーダンスの制御が加えられる。

【００２９】接地部を信号経路の近傍に維持しながら、
整列プレート２１０の頂部２２６から基板のテスト用フ
ィクスチャ２０４を介して上方に至る接地経路を設ける
ために、同軸体２０８は各信号経路の周囲で、特に各個
別ピンに対して同心的に配置されており、これで搬送さ
れる信号では電位接地の不良の問題が呈示される。この
ような信号経路は、”臨界的な”信号経路と呼ばれる。
該臨界的な信号経路は、通常、高速でスイッチングする
電気信号を搬送する経路である。

【００３０】同軸体２０８によって搬送される接地信号
は、一片のプラスチック・チューブ２２８を介して、内
部ワイア・ラップ・ピン２１６から絶縁されている。図
２において示されているように、プラスチック・チュー
ブ２２８は、ワイア・ラップ・ピン２１６の基部におい
て該ピン２１６の先端だけ丁度短くなるように、該ワイ
ア・ラップから伸長している。ピン２１６がメッキ部２
２４と接触することを防止するために、プラスチック・
チューブ２２８はメッキされた整列プレート２１０を介
して伸長しており、これによって、ピン２１６上のテス
ト信号にノイズを混入している。図３（ａ）および図３
（ｂ）には、接地同軸体２０８が詳細に示されている。

【００３１】図３（ａ）および図３（ｂ）に示されてい
るように、接地同軸体２０８を構成するものは、導電性
の内部同軸スリーブ３０２，スプリング３０４，導電性
の外部同軸スリーブ３０６，および、プラスチックの絶
縁体３０８である。スリーブ３０２は図示のようにノッ
チが付されており、包囲された個別ピンに対するワイア
のアクセスを許容するようにされている。ワイア・ラッ
プは拡大した領域３１０によって包囲されている。更
に、同軸体２０８の底部３１２および頂部３１４は、圧
縮スプリング３０４によって強制的に離されている。停
止部３１６は外部同軸スリーブ３０６を捕らえるように
設計されて、同軸体２０８が完全に離れることを防止す
るようにされている。

【００３２】図２を再び参照すると、鋭いエッジを有す
る同軸体２０８の頂部３１４は、スプリング３０４によ
って基板のテスト用フィクスチャ２０４の内部に搭載さ
れた、内部接地板２３０に対抗して押されている。同軸
体２０８の底部３１２は、上述された整列プレート２１
０の金属メッキ部２２４に対して、スプリング３０４に
よって強制されている。内部接地板２３０は、その下側
においてのみメッキ部２３２を有しており、また、ワイ
ア・ラップ・ピン２１６の基部の近傍に配置されてい
る。

【００３３】同軸体２０８の上部３１４におけるノッチ
間を通る信号ワイア２２０は、臨界的な信号ワイアに対
するストリップ・ラインのインピーダンス制御をするた
めに、内部接地板２３０に極めて近接したルートにされ
ている。ここで注意されることは、ワイア２２０が一
旦、内部接地板２３０のメッキ部２３２からワイア径の
１／２以上またはその程度に離れると、そのインピーダ
ンスが逆方向に迅速に上昇するということである。

【００３４】メッキ部２３２からは、該メッキ部２３２
に半田付けされている種々の接地プローブおよび種々の
接地ピンを介して、接地信号が回路基板２０２に対して
加えられる。図２に例示されているように、接地プロー
ブ２３４は点２３６においてメッキ部２３２に半田付け
されている。更に、小さい接地ピン２３８は半田付けの
点２４０においてメッキ部２３２に半田付けされてい
る。接地プローブ２３４および接地ピン２３８の双方
は、プローブのプレート２４２を通して外部接地板２４
４（これはオプションである）へと接地信号を搬送す
る。図示されているように、接地プローブ２３４および
接地ピン２３８は、それぞれの半田付けの点２４６およ
び２４８において、外部接地板２４４に半田付けされて
いる。更に注意されることは、接地ピン２３８とは異な
り、接地プローブ２３４が更に上部に伸長して、電気的
な接触２５０をする直接的な態様で電子部品２１４上の
接地部と接触するようにされていることである。

【００３５】小さい接地ピン２３８が信号プローブ２２
２に近接して位置されるように注意が払われる。この近
接的な位置は、インピーダンスの制御をすることの多大
な助けである。多くの小さい接地ピンは、それが保証さ
れるときには、臨界的な信号経路の周囲で密集化するこ
とができる。

【００３６】注意する価値のあることは、テスト用のフ
ィクスチャ２０４において高度のインピーダンス制御が
必要とされないときには、外部接地板２４４および（接
地ピン２３８のような）小さい接地ピンのアレイを、便
宜に応じてこの構成から排除することができる。このよ
うに簡略化したフィクスチャはより安価なものであり、
また、その構成をすることがより容易なものである。

【００３７】最後に、対応の同軸体２０８を備えていな
い個別ピンに対して、整列プレート２１０上のメッキ部
２２４と接触しないように対応のワイア・ラップ・ピン
を包囲するために、例えばプラスチックの絶縁体３０８
のような絶縁体が設けられている。図２に示されている
ように、個別ピン２５０は絶縁体２５２によりその軸に
沿って同芯的に包囲されている。

【００３８】図４には、本発明の第２の好適な実施例が
示されている。この第２の好適な実施例は、多くの局面
において、図２の第１の好適な実施例に類似している。
しかしながら、図２の整列プレート２１０のように、図
４の整列プレート４１０には導電性の外部側メッキ部は
含まれていない。

【００３９】代替的に整列プレート４１０に含まれてい
るものは接地用の櫛状部４１２であり、そのシート状の
金属部分は該整列プレート４１０上にある所定の態様で
配置され、ボンディングされ、または付着されている。
該好適な実施例において、接地用の櫛状部４１２はスナ
ップ・フィット式の配列を介して整列プレート４１０に
付着されている。該スナップ・フィット式の配列におい
て、接地用の櫛状部４１２に含まれている１個または複
数個の突出部分が整列プレート４１０に対して迅速に締
められ、これによって接地用の櫛状部４１２の整列プレ
ート４１０に対する接触が保持されている。

【００４０】本質的には、接地用櫛状部４１２は基板の
テスト・システム２０６からの接地を整列プレート４１
０を通して任意の同軸体２０８に接続させる。ここで注
意されるべきことは、図４の接地用櫛状部４１２および
整列プレート４１０の組み合せに比べて、図２のメッキ
された整列プレート２１０によれば、僅かに良好なイン
ピーダンスの制御がなされることである。そして、その
理由を概略的にいえば、信号経路に近接して結合された
接地経路が設けられることにある。しかしながら、メッ
キされた整列プレートの技術は、接地用櫛状部の技術よ
りも費用がかかるものである。このことから、ある特定
の実施例に対して最良のオプションを選択するために
は、費用対効果比の分析を実行せねばならない。

【００４１】図５には、本発明の第３の好適な実施例が
示されている。ここに、接地用の個別ピン５０２，５０
４のアレイは、基板テスト用のフィクスチャ２０４を介
してインピーダンスの制御をするために用意されてい
る。該接地用の個別ピン５０２，５０４のアレイは、信
号用の個別ピン５０６のアレイの中で混合されている。
該接地用の個別ピン５０２，５０４は、所望に応じて、
より効果的なインピーダンスの制御をするために、臨界
的な信号経路の周囲で群化することができる。

【００４２】接地用の個別ピン５０２，５０４はプロー
ブ・プレート２４０内に搭載されており、そして、それ
らのワイア・ラップ・ピン５１２，５１４は、内部接地
板２３０に（数字５２２，５２４で示されるように）半
田付けされている。該接地用の個別ピン５０２，５０４
は、整列プレート５１０を介して基板のテスト・システ
ム２０６に対して利用可能にされている。

【００４３】整列プレート５１０は本質的には非導電性
のプラスチック材料からなるものである。該整列プレー
ト５１０は、本質的には、接地用の個別ピン５０２，５
０４およびテスト信号の個別ピン５０６のすべてを捕捉
し、ガイドする焦点手段としての作用をするものであ
り、整列プレート５１０が設置されているときには組織
的に直交されたアレイ状のパターンにされ、基板のテス
ト用フィクスチャ２０４の底部において、基板のテスト
・システム２０６による双方のタイプのピンのアクセス
が容易になるようにされる。

【００４４】この目的のために、整列プレート５１０を
通して基板のテスト・システム２０６に至るべく、それ
ぞれのワイア・ラップ・ピン５１２，５１８によって示
されるように、接地用の個別ピン５０２，５０４および
信号用の個別ピン５０６，５０８を曲げることができ
る。

【００４５】本発明の別の局面によれば、接地用の個別
ピン５０２，５０４の金属本体は、プローブ・プレート
２４０の頂部を過ぎて伸長することができる。ここに、
それらの頂部端部は外部接地板２４４に対して半田付け
することが可能であり、このようにして更にインピーダ
ンスの制御をするようにされる。図５に示されている接
地用の個別ピン５０４の金属本体は伸長されており、ま
た、外部接地板２４４に対して、参照数字５３４で示さ
れるように半田付けされている。その他の好適な実施例
について、ここで強調されるべきことは、外部接地板２
４４は本発明に対する付加的な特徴ということである。
外部接地板２４４が必要とされないときには、接地用の
個別ピン５０２，５０４の本体は、プローブ・プレート
２４０に圧入するのに十分な長さを要するだけである。
言うまでもないが、この場合において、接地用の個別ピ
ン５０２，５０４の本体が導電性のものである必要はな
い。

【００４６】接地用の個別ピン５０２，５０４に対する
内部接地板２３０における孔部は、該内部接地板２３０
に対する半田付けを許容する寸法にすることができる。
孔部のクリアランスが大き過ぎるときには半田付けが困
難になる。これに対して、ピン５１２が内部接地板２３
０のメッキ部２３２に偶発的に接触しないことを保証す
るためには、このテスト信号の個別ピン５１２に対する
クリアランスは十分に大きいことが必要である。更に、
内部接地板２３０が設置されているときに、接地用の個
別ピン５０２，５０４の全てを一時に捕捉するために
は、ここに示されているように、内部接地板２３０にお
けるクリアランスの小さい孔部を広げるべきである。

【００４７】

【発明の効果】以上の如く本発明によれば、以下の効果
がある。 (1) ショートワイヤのフィクスチャを通して設置の不良
がなくなり、高速での信号の伝送を可能とし、テスト操
作の向上を図ることができる。 (2) ショートワイヤの単一フィクスチャにおける信号に
対するより低いインピーダンスの経路を設けることがで
きる。

【図面の簡単な説明】

【図１】本発明を機能的に示した説明図である。

【図２】本発明の第１の実施例を示す概略側断面図であ
る。

【図３Ａ】本発明にかかる同軸体を示す分解及び組み立
て斜視図である。

【図３Ｂ】本発明にかかる同軸体を示す分解及び組み立
て斜視図である。

【図４】本発明の第２の実施例を示す概略側断面図であ
る。

【図５】本発明の第３の実施例を示す概略側断面図であ
る。

【符号の説明】

２０２：回路基板２０４：テスト用フィクスチャ２０５：整列ピン２０６：基板テストシステム２０８：同軸体２１０：整列プレート２１６：ワイヤラップピン２１８：同軸ピン

Claims

【特許請求の範囲】

【請求項１】基板テストシステムと回路基板との間の接
地不良を最小にするショートワイヤテストフィクスチャ
の接地システムにおいて、上記回路基板と基板テストフィクスチャとの間に配置さ
れた内部接地板と、接地不良に影響されやすい信号を伝送する上記内部接地
板と上記基板テストシステムとの間の各臨界信号経路
を、接地電位で覆う同軸体と、からなることを特徴とするショートワイヤテストフィク
スチャの接地システム。
【請求項２】基板テストシステムと回路基板との間の接
地不良を最小にするショートワイヤテストフィクスチャ
の接地システムにおいて、上記回路基板と基板テストフィクスチャとの間に配置さ
れた内部接地板と、上記内部接地板と上記基板テストシステム間に配置さ
れ、上記基板テストシステムによって接地電位に維持さ
れると共に、接地不良に影響されやすい信号を伝送する
臨界信号経路の近傍に位置される接地個別ピンの群と、からなることを特徴とするショートワイヤテストフィク
スチャの接地システム。