JPH0525378U - タイミング調整回路 - Google Patents

Abstract

(57)【要約】 【目的】 テストレ−ト信号を遅延してクロック信号と
の関係が一定になるようにする。 【構成】 テストレ−ト信号とクロック信号との関係を
一定に調整してエッジ発生器に出力するタイミング調整
回路において、テストレ−ト信号を任意に遅延する可変
ディレイ回路と、可変ディレイ回路で遅延されたテスト
レ−ト信号がクロック端子に入力され、Ｄ端子にクロッ
ク信号が印加されたフリップフロップと、フリップフロ
ップがテストレ−ト信号に基づいて出力した信号を取り
込むデ−タホ−ルド回路と、デ−タホ−ルド回路の得た
デ−タに基づいて可変ディレイ回路に遅延時間を設定す
るコントロ−ラとを設けている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ＬＳＩテスタのレ−ト発生器から分配用バッファや信号線を介して 出力されるクロック信号とテストレ−ト信号の累積した誤差を調整するタイミン グ調整回路に関し、更に詳しくは、テストレ−ト信号を１．５クロック分の範囲 で遅延し、テストレ−ト信号をクロック信号のタイミングに合わせ込むようにし たタイミング調整回路に関する。

【０００２】

【従来の技術】

ＬＳＩテスタは、被検査対象物（以下、ＤＵＴという）に検査信号を与え、こ の検査信号に基づいてＤＵＴが出力した応答信号を期待値と比較し、ＤＵＴの良 否を判断している。 ＤＵＴに与えられる検査信号は、エッジ発生器の信号に基づいて生成されるよ うになっていて、このエッジ発生器の信号は、レ−ト発生器から入力されるテス トレ−ト信号とクロック信号によって生成されている。

【０００３】 図３は、従来のパ−ピン構造のＬＳＩテスタのタイミング発生部の構成ブロッ ク図である。図中、１はレ−ト発生器で、タイミングが合わされたテストレ−ト 信号Ｓ1 とクロック信号Ｓ2 が分配用バッファ２を介して複数のライン３に分け られ、複数のピンエレクトロニクスボ−ドのエッジ発生器４に接続されている。 テストレ−ト信号Ｓ1 とクロック信号Ｓ2 は、分配用バッファ２での分配のエ ラ−ERR1、ERR2、…やケ−ブル３を伝達する速さΔｔ1 、Δｔ2 、…が異なるた めに、この時間のバラツキを吸収できるような範囲でタイミング条件の設定がな されている。

【０００４】

【考案が解決しようとする課題】

このような従来のＬＳＩテスタは、１００〜１０００にも及ぶピンエレクトロ ニクスボ−ドに、このテストレ−ト信号とクロック信号を分配する場合において は、分配用バッファとケ−ブルで生じる時間的な誤差が累積されて大きくなって しまい、エッジ発生器でのタイミングの発生にエラ−が生じてしまう。また、速 いテストレ−ト信号でテストを行うような場合は、分配用バッファでの時間のバ ラツキを吸収できるような範囲でタイミング条件の設定が困難になる。

【０００５】 本考案は、このような点に鑑みてなされたもので、テストレ−ト信号を１．５ クロック分の間で遅延し、クロック信号とのタイミングを合わせるようにしたも ので、信号を分配するピンエレクトロニクスの数が増大するような場合であって も、また速いテストレ−ト信号でテストを行う場合であっても、エッジ発生回路 を安定に動作することができるタイミング調整回路を提供することを目的として いる。

【０００６】

【課題を解決するための手段】

このような目的を達成するために、本考案は、 レ−ト発生器から出力されるテストレ−ト信号とクロック信号との関係を一定 に調整してエッジ発生器に出力するタイミング調整回路において、 前記エッジ発生器に入力されるテストレ−ト信号を任意の時間遅延する可変デ ィレイ回路と、 この可変ディレイ回路で遅延されたテストレ−ト信号がクロック端子に入力さ れ、Ｄ端子にクロック信号が印加されたＤ型フリップフロップと、 このＤ型フリップフロップが前記テストレ−ト信号に基づいて出力した信号を 取り込んで保持するデ−タホ−ルド回路と、 このデ−タホ−ルド回路の得たデ−タに基づいて前記可変ディレイ回路に遅延 時間を設定するコントロ−ラと、 を設け、前記Ｄ型フリップフロップの出力に基づき、前記テストレ−ト信号と 前記クロック信号の関係が一定になるように前記可変ディレイ回路を設定するこ とを特徴としている。

【０００７】

【作用】 本考案の各構成要素は、次のような作用をする。 可変ディレイ回路は、段階的に任意の時間遅延したテストレ−ト信号を、Ｄ型 フリップフロップのクロック端子に出力する。 Ｄ型フリップフロップは、Ｄ端子にクロック信号が入力されていて、クロック 端子に入力されるテストレ−ト信号の立ち上がりエッジで、クロック信号のハイ レベル／ロ−レベルの状態を捕られて出力する。

【０００８】 デ−タホ−ルド回路は、テストレ−ト信号毎に、Ｄ型フリップフロップの出力 を指定回数取り込み、コントロ−ラに出力する。 コントロ−ラは、段階的に遅延されたテストレ−ト信号を得るようにマルチプ レクサに設定デ−タを与えると共に、遅延したテストレ−ト信号に基づいてフリ ップフロップが出力したデ−タの再現性をデ−タホ−ルド回路の出力から検証す る。

【０００９】

【実施例】

以下図面を用いて、本考案の一実施例を詳細に説明する。図１は、本考案の一 実施例を示すタイミング調整回路の構成ブロック図である。１０はディレイ発生 部１１とマルチプレクサ１２によって構成された可変ディレイ回路である。 可変ディレイ回路１０は、テストレ−ト入力バッファ１３を介して入力された テストレ−ト信号Ｓ1 を、等しい伝送時間を有するバッファ素子１１1 、１１2 、…を継続接続したディレイ発生部１１によって段階的に遅延し、バッファ素子 １１1 、１１2 、…の各段からマルチプレクサ１２によって所望の遅延量のテス トレ−ト信号Ｓ1nを選択して出力する。

【００１０】 尚、この例のマルチプレクサ１２は、４ビットの信号によって切り替えられて いて、１．５クロックの範囲で１６の異なった遅延量のテストレ−ト信号Ｓ1nを 得ることができる。

【００１１】 ２０はＤ型フリップフロップで、Ｄ端子にはクロック入力バッファ１４を介し てクロック信号Ｓ1 が入力され、クロック端子には可変ディレイ回路１０で段階 的に遅延時間が変化されたテストレ−ト信号Ｓ1nが入力される。 Ｄ型フリップフロップ２０は、このクロック端子に入力されたテストレ−ト信 号Ｓ1nに基づいて、Ｄ端子に入力されているクロック信号Ｓ2 の出力状態、すな わち、ハイレベル／ロ−レベルの状態を捕えて出力する。 尚、Ｄ型フリップフロップは、代わりにパルス幅−電圧変換器を用いるように してもよい。

【００１２】 ３０はデ−タホ−ルド回路で、フリップフロップ２０のＱ出力を取り込んで順 次保持するシフトレジスタ３１とこのシフトレジスタデ−タ３１が取り込むＱ出 力のデ−タの回数ｎを指定するとカウンタ３２とから構成されている。

【００１３】 ４０はマイクロプロッセサ４１を主体に構成されたコントロ−ラで、全体の制 御をつかさどるプログラムが記憶されているＲＯＭ４２と、デ−タホ−ルド回路 ３０がＤ型フリップフロップ２０から取り込んだデ−タＤ2nを記憶するＲＡＭ４ ３とが設けられている。 ４４はデ−タホ−ルド回路からのデ−タが入力される入力ポ−ト、４５はマイ クロプロッセサ４１から可変ディレイ回路１０とデ−タホ−ルド回路３０に設定 デ−タＤ1n、ｎを出力する出力ポ−トである。

【００１４】 コントロ−ラ４０は、１ステップずつ段階的に遅延されたテストレ−ト信号Ｓ 1nを得る設定デ−タＤ1nを出力ポ−ト４５からマルチプレクサ１２に与えると共 に、シフトレジスタデ−タ３１が取り込むＱ出力のデ−タＤ2nの回数ｎを指定す る命令をデ−タホ−ルド回路３０のカウンタ３２に与える。

【００１５】 マイクロプロセッサ４１は、遅延時間の異なったテストレ−ト信号Ｓ1n毎に、 ＲＡＭ４３に記憶されたデ−タホ−ルド回路３０のデ−タの再現性を検証し、そ の結果に基づいて、つまり連続したデ−タが得られていれば、遅延時間の設定を 決め、その設定デ−タＤ1nを可変ディレイ回路１０のマルチプレクサ１２に出力 する。 遅延量が決められたテストレ−ト信号Ｓ1nは、クロック信号Ｓ2 とタイミング が合わされた状態でエッジ発生器５０に出力される。

【００１６】 図２は、本考案のタイミング調整回路の動作を説明するためのタイムチャ−ト で、（ａ）はクロック信号Ｓ2 、（ｂ）はディレイ発生部１１に与える設定デ− タＤ1 、（ｃ）は設定デ−タＤ1 に基づいて可変ディレイ回路１０から出力され るテストレ−ト信号Ｓ1n（ｎ＝０〜１５）、（ｄ）はＤ型フリップフロップ２０ の出力デ−タＤ2 である。尚、テストレ−ト信号Ｓ1nは、クロック信号Ｓ2 の基 準のクロックＣＫ1 の立ち上がりの半周期前に信号が立ち上がるように設定する ものとする。

【００１７】 (1) コントロ−ラ４０は、可変ディレイ回路１０に遅延時間がゼロとなるデ−タ Ｄ10を与える。この時、可変ディレイ回路１０は、オフセット分の遅延時間をも ったテストレ−ト信号Ｓ10を出力する。 (2) デ−タホ−ルド回路３０は、Ｄ型フリップフロップ２０からカウンタ３２に 設定されている回数ｎを繰り返してサンプリングし、その結果をコントロ−ラ４ ０に出力する。この場合のＤ型フリップフロップのデ−タＤ2nはロ−レベルが出 力される。

【００１８】 (3) 次に、コントロ−ラ４０は、最下位ビットを“１”に変化させ、バッファ素 子１１1 で遅延したテストレ−ト信号Ｓ11をマルチプレクサ１２から選択する。 (4) フリップフロップ２０は、最下位ビットを変化して得たテストレ−ト信号Ｓ 11の立ち上がりによって、その時のクロック信号Ｓ2 を捕らえ、デ−タホ−ルド 回路３０に出力する。 (5) デ−タホ−ルド回路３０は、カウンタ３２に設定されている回数ｎをフリッ プフロップ２０から繰り返してサンプリングし、その結果をコントロ−ラ４０に 出力する。

【００１９】 (6) このように、コントロ−ラ４０は、設定デ−タＤ1nを段階的に“２”、“３ ”、…と変化させて、その都度、デ−タホ−ルド回路３０からデ−タＤ3nを得る 。(7) コントロ−ラ４０は、デ−タホ−ルド回路３０からデ−タＤ3nの再現性を 検証し、このデ−タ列からディレイ発生部１１の設定デ−タＤ1nが“７”の時に 、クロック信号Ｓ2 との関係が最適な範囲であること、すなわちをクロック信号 Ｓ2 がハイレベルからロ−レベルに変わる点であることを確定する。

【００２０】 (8) コントロ−ラ４０は、設定デ−タＤ1 を“７”に固定し、クロック信号と一 定の関係をもったテストレ−ト信号Ｓ17をエッジ発生器５０に出力する。 尚、図中の斜線部は、Ｄ型フリップフロップ２０の出力が不安定な領域を示し ていて、デ−タがハイレベルになったりロ−レベルになったりする範囲である。

【００２１】

【考案の効果】

以上詳細に説明したように、本考案のタイミング調整回路は、テストレ−ト信 号を１．５クロックの間で遅延してクロック信号とのタイミングを合わせ、エッ ジ発生回路に出力るようにしたもので、分配バッファやケ−ブルで発生する時間 の誤差を簡単に調整できる。 このため、ピンエレクトロニクスボ−ドの数に対応して、分配バッファが増え るような場合であっても、速いテストレ−トでテストが行われる場合であっても 、エッジ発生回路を安定に動作させることができる。

【図面の簡単な説明】

【図１】本考案の一実施例を示すタイミング調整回路の
構成ブロック図である。

【図２】本考案のタイミング調整回路の動作を説明する
ためのタイムチャ−トである。

【図３】従来のＬＳＩテスタのタイミング発生部の構成
ブロック図である。

【符号の説明】

１０ 可変ディレイ回路 ２０ Ｄ型フリップフロップ ３０ デ−タホ−ルド回路 ４０ コントロ−ラ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 レ−ト発生器から出力されるテストレ−
   ト信号とクロック信号との関係を一定に調整してエッジ
   発生器に出力するタイミング調整回路において、 前記エッジ発生器に入力されるテストレ−ト信号を任意
   の時間遅延する可変ディレイ回路と、 この可変ディレイ回路で遅延されたテストレ−ト信号が
   クロック端子に入力され、Ｄ端子にクロック信号が印加
   されたＤ型フリップフロップと、 このＤ型フリップフロップが前記テストレ−ト信号に基
   づいて出力した信号を、順次取り込んで保持するデ−タ
   ホ−ルド回路と、 このデ−タホ−ルド回路の得たデ−タに基づいて前記可
   変ディレイ回路に遅延時間を設定するコントロ−ラと、 を設け、前記Ｄ型フリップフロップの出力に基づき、前
   記テストレ−ト信号と前記クロック信号の関係が一定に
   なるように前記可変ディレイ回路を設定することを特徴
   としたタイミング調整回路。