JPH05250142A - 固定小数点プロセッサ - Google Patents
固定小数点プロセッサInfo
- Publication number
- JPH05250142A JPH05250142A JP4051156A JP5115692A JPH05250142A JP H05250142 A JPH05250142 A JP H05250142A JP 4051156 A JP4051156 A JP 4051156A JP 5115692 A JP5115692 A JP 5115692A JP H05250142 A JPH05250142 A JP H05250142A
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- JP
- Japan
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- register
- extension bit
- extension
- bits
- bit
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Abstract
(57)【要約】
【目的】拡張ビットのオーバーフローを防止し、ハード
ウェアも少なくすることにある。 【構成】ＡＬＵ１と、演算結果等を格納する複数のアキ
ュムレートレジスタ群２と、拡張ビットを格納する拡張
ビットレジスタ３と、これらレジスタ群２および拡張ビ
ットレジスタ３もしくは拡張ビットレジスタ３間を接続
する拡張ビット制御回路４とを有する。この接続回路４
は拡張ビット制御レジスタ６に接続された拡張ビット制
御回路５により制御される。
ウェアも少なくすることにある。 【構成】ＡＬＵ１と、演算結果等を格納する複数のアキ
ュムレートレジスタ群２と、拡張ビットを格納する拡張
ビットレジスタ３と、これらレジスタ群２および拡張ビ
ットレジスタ３もしくは拡張ビットレジスタ３間を接続
する拡張ビット制御回路４とを有する。この接続回路４
は拡張ビット制御レジスタ６に接続された拡張ビット制
御回路５により制御される。
Description
【０００１】
【産業上の利用分野】本発明は固定小数点プロセッサに
関し、特にレジスタの拡張ビットを可変にできる固定小
数点プロセッサに関する。
関し、特にレジスタの拡張ビットを可変にできる固定小
数点プロセッサに関する。
【０００２】
【従来の技術】最近では、ＬＳＩ技術の発展によって高
速な固定小数点プロセッサが出現している。このため、
ディジタル信号処理のような演算処理を多く行なう処理
も固定小数点プロセッサで容易に実現できるようになっ
ている。このような用途に用いられる固定小数点プロセ
ッサは演算処理におけるオーバーフローに対する処理が
重要であり、従来様々な手段で対処してきたが、その一
つとしてオーバーフロー時の拡張ビットを設ける方法が
ある。この拡張ビット方式は算術論理演算回路（以下、
ＡＬＵと称す）及びアキュムレートレジスタの上位ビッ
トを拡張してオーバーフローに対処するものである。す
なわち、予め小数点より上位にビットを拡張しておく方
式である。
速な固定小数点プロセッサが出現している。このため、
ディジタル信号処理のような演算処理を多く行なう処理
も固定小数点プロセッサで容易に実現できるようになっ
ている。このような用途に用いられる固定小数点プロセ
ッサは演算処理におけるオーバーフローに対する処理が
重要であり、従来様々な手段で対処してきたが、その一
つとしてオーバーフロー時の拡張ビットを設ける方法が
ある。この拡張ビット方式は算術論理演算回路（以下、
ＡＬＵと称す）及びアキュムレートレジスタの上位ビッ
トを拡張してオーバーフローに対処するものである。す
なわち、予め小数点より上位にビットを拡張しておく方
式である。
【０００３】図３はかかる従来の一例を説明するための
拡張ビットのフォーマットを表わす図である。図３に示
すように、レジスタ８は符号Ｓと小数点以下１５ビット
で構成されているが拡張レジスタ９はこの符号Ｓを拡張
ビット内に拡張し、小数点より上位のオーバーフロー領
域を確保している。拡張ビットによる演算例を以下に示
す。
拡張ビットのフォーマットを表わす図である。図３に示
すように、レジスタ８は符号Ｓと小数点以下１５ビット
で構成されているが拡張レジスタ９はこの符号Ｓを拡張
ビット内に拡張し、小数点より上位のオーバーフロー領
域を確保している。拡張ビットによる演算例を以下に示
す。
【０００４】７ＦＦＦＨ＋０００１Ｈ という計算をすると、この和は１６ビットだけであれ
ば、８０００Ｈとなって負の値になってしまうが、拡張
ビット４ビットがあれば、桁上げされたビットはデータ
となるので、和は０８０００Ｈとなる。従って、小数点
より上位にビットは拡張されるが、符号は変らず且つ値
の精度は保持される。これは小数点以上に４ビットを持
つ２０ビットのレジスタと同様になる。
ば、８０００Ｈとなって負の値になってしまうが、拡張
ビット４ビットがあれば、桁上げされたビットはデータ
となるので、和は０８０００Ｈとなる。従って、小数点
より上位にビットは拡張されるが、符号は変らず且つ値
の精度は保持される。これは小数点以上に４ビットを持
つ２０ビットのレジスタと同様になる。
【０００５】図４は従来の一例を示す固定小数点プロセ
ッサのブロック図である。図４に示すように、従来の固
定小数点プロセッサは１６ビット＋８ビットのＡＬＵ１
と、１６ビット＋４ビットのレジスタ群２ａとで構成さ
れている。レジスタ群２ａ中の各レジスタはそれぞれ拡
張ビットを４ビット持っている。例えば、レジスタ群２
ａの中のレジスタＲ１の値とレジスタＲ２の値との演算
をＡＬＵ１で行う場合、この演算結果はレジスタ群２ａ
中のレジスタＲ１に格納されるものとする。この演算に
おいて、オーバーフローが起きた場合、拡張ビットに値
が拡張される。但し、正の数値の加算が続く演算の場
合、レジスタＲ１に格納される演算結果にオーバーフロ
ーが起り、しかも拡張ビットだけでは足りない可能性が
ある。この時、レジスタＲ１には誤った演算結果が格納
される。このような演算を続けるうちに、拡張ビットも
オーバーフローとなるが、この従来例では拡張ビットが
４ビットに固定されているため、拡張ビットからオーバ
ーフローした値は破棄されてしまう。
ッサのブロック図である。図４に示すように、従来の固
定小数点プロセッサは１６ビット＋８ビットのＡＬＵ１
と、１６ビット＋４ビットのレジスタ群２ａとで構成さ
れている。レジスタ群２ａ中の各レジスタはそれぞれ拡
張ビットを４ビット持っている。例えば、レジスタ群２
ａの中のレジスタＲ１の値とレジスタＲ２の値との演算
をＡＬＵ１で行う場合、この演算結果はレジスタ群２ａ
中のレジスタＲ１に格納されるものとする。この演算に
おいて、オーバーフローが起きた場合、拡張ビットに値
が拡張される。但し、正の数値の加算が続く演算の場
合、レジスタＲ１に格納される演算結果にオーバーフロ
ーが起り、しかも拡張ビットだけでは足りない可能性が
ある。この時、レジスタＲ１には誤った演算結果が格納
される。このような演算を続けるうちに、拡張ビットも
オーバーフローとなるが、この従来例では拡張ビットが
４ビットに固定されているため、拡張ビットからオーバ
ーフローした値は破棄されてしまう。
【０００６】
【発明が解決しようとする課題】上述した従来のレジス
タに拡張ビットを備えた固定小数点プロセッサは、演算
中に予測以上のオーバーフローが生じた場合、拡張ビッ
ト上でもオーバーフローが生じてしまう。この場合、拡
張ビットのビット数を多くすればこの問題は解決される
が、ビット数が多くなるとハードウェアが多くなってし
まうという欠点がある。
タに拡張ビットを備えた固定小数点プロセッサは、演算
中に予測以上のオーバーフローが生じた場合、拡張ビッ
ト上でもオーバーフローが生じてしまう。この場合、拡
張ビットのビット数を多くすればこの問題は解決される
が、ビット数が多くなるとハードウェアが多くなってし
まうという欠点がある。
【０００７】本発明の目的は、かかる拡張ビットのオー
バーフローを防止でき、ハードウェアも少なくすること
のできる固定小数点プロセッサを提供することにある。
バーフローを防止でき、ハードウェアも少なくすること
のできる固定小数点プロセッサを提供することにある。
【０００８】
【課題を解決するための手段】本発明の固定小数点プロ
セッサは、算術論理演算回路と、複数のアキュムレート
レジスタと、複数の拡張ビットレジスタと、前記複数の
アキュムレートレジスタおよび前記複数の拡張ビットレ
ジスタの接続を制御できる拡張ビット接続回路と、前記
拡張ビット接続回路の動作を制御する拡張ビット制御回
路と、前記拡張ビット制御回路の接続情報を格納する拡
張ビット制御レジスタとを有し、前記アキュムレートレ
ジスタがオーバーフローする時に前記拡張ビットレジス
タを接続するように構成される。
セッサは、算術論理演算回路と、複数のアキュムレート
レジスタと、複数の拡張ビットレジスタと、前記複数の
アキュムレートレジスタおよび前記複数の拡張ビットレ
ジスタの接続を制御できる拡張ビット接続回路と、前記
拡張ビット接続回路の動作を制御する拡張ビット制御回
路と、前記拡張ビット制御回路の接続情報を格納する拡
張ビット制御レジスタとを有し、前記アキュムレートレ
ジスタがオーバーフローする時に前記拡張ビットレジス
タを接続するように構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す固定小数点
プロセッサのブロック図である。図１に示すように、本
実施例はＡＬＵ１（１６ビット＋拡張ビット８ビット）
と、アキュムレートレジスタ群２（１６ビット）と、拡
張ビットレジスタ３（４ビット）と、レジスタ群２およ
びレジスタ３を接続する拡張ビット接続回路４と、この
接続回路４の接続を制御する拡張ビット制御回路５およ
び拡張ビット制御レジスタ６とで構成されている。この
拡張ビット制御レジスタ６は拡張ビット制御回路５の制
御情報を格納するが、その内容はプログラムによって書
き換えられる。また、拡張ビット制御回路５は拡張ビッ
ト接続回路４を制御することにより、アキュムレートレ
ジスタ群２および拡張ビットレジスタ３間と、拡張ビッ
トレジスタ３間の接続を任意に行なう。
て説明する。図１は本発明の一実施例を示す固定小数点
プロセッサのブロック図である。図１に示すように、本
実施例はＡＬＵ１（１６ビット＋拡張ビット８ビット）
と、アキュムレートレジスタ群２（１６ビット）と、拡
張ビットレジスタ３（４ビット）と、レジスタ群２およ
びレジスタ３を接続する拡張ビット接続回路４と、この
接続回路４の接続を制御する拡張ビット制御回路５およ
び拡張ビット制御レジスタ６とで構成されている。この
拡張ビット制御レジスタ６は拡張ビット制御回路５の制
御情報を格納するが、その内容はプログラムによって書
き換えられる。また、拡張ビット制御回路５は拡張ビッ
ト接続回路４を制御することにより、アキュムレートレ
ジスタ群２および拡張ビットレジスタ３間と、拡張ビッ
トレジスタ３間の接続を任意に行なう。
【００１０】まず、初期状態では各アキュムレートレジ
スタ２に４ビットの拡張ビットレジスタ３を接続してい
る。但し、ここではアキュムレートレジスタ群２内のレ
ジスタＲ１は演算処理において４ビット以上のオーバー
フローの起こる可能性のあるレジスタとし、アキュムレ
ートレジスタ群２内のレジスタＲ２はオーバーフローの
起こる可能性のないレジスタとする。このような仮定の
下で、演算を行う前にプログラム中で拡張ビットが４ビ
ットでは足りない可能性のあるアキュムレートレジスタ
Ｒ１について、プログラム記述で拡張ビットレジスタ３
をもつレジスタとし、レジスタＲ２は拡張ビットを持た
ないレジスタとする命令を実行する。これにより、拡張
ビット制御レジスタ６の値が書き換わり、拡張ビット制
御回路５が拡張ビット接続回路４を制御して拡張ビット
レジスタ３の接続を行うので、レジスタＲ１は拡張ビッ
トが８ビットのレジスタ、レジスタＲ２は拡張ビットを
持たないレジスタとなる。この処理によって、正の加算
が続き演算結果に予測以上のオーバーフローが生じた場
合でも、拡張ビットレジスタ３は８ビットあるので、拡
張ビットのオーバーフローを生じない。
スタ２に４ビットの拡張ビットレジスタ３を接続してい
る。但し、ここではアキュムレートレジスタ群２内のレ
ジスタＲ１は演算処理において４ビット以上のオーバー
フローの起こる可能性のあるレジスタとし、アキュムレ
ートレジスタ群２内のレジスタＲ２はオーバーフローの
起こる可能性のないレジスタとする。このような仮定の
下で、演算を行う前にプログラム中で拡張ビットが４ビ
ットでは足りない可能性のあるアキュムレートレジスタ
Ｒ１について、プログラム記述で拡張ビットレジスタ３
をもつレジスタとし、レジスタＲ２は拡張ビットを持た
ないレジスタとする命令を実行する。これにより、拡張
ビット制御レジスタ６の値が書き換わり、拡張ビット制
御回路５が拡張ビット接続回路４を制御して拡張ビット
レジスタ３の接続を行うので、レジスタＲ１は拡張ビッ
トが８ビットのレジスタ、レジスタＲ２は拡張ビットを
持たないレジスタとなる。この処理によって、正の加算
が続き演算結果に予測以上のオーバーフローが生じた場
合でも、拡張ビットレジスタ３は８ビットあるので、拡
張ビットのオーバーフローを生じない。
【００１１】例えば、次式に示す演算を実行するとき、 Ｓ＝Ａ1 ＋Ａ2 ＋…＋Ａ20 レジスタＲ１に演算結果を格納し、レジスタＲ２にメモ
リのアドレスを格納するプログラムをつくると、レジス
タＲ１はオーバーフローの可能性があるが、レジスタＲ
２はオーバーフローは起こらない。この場合、プログラ
ムの最初に命令でレジスタＲ１は拡張ビットが２倍の８
ビットのレジスタ、レジスタＲ２は拡張ビットを持たな
いレジスタとなる指定をする。この指定により、拡張ビ
ット制御レジスタ６の値が書き換わり、レジスタＲ１に
４ビット以上のオーバーフローが起こってもオーバーフ
ローした値は破棄されない。
リのアドレスを格納するプログラムをつくると、レジス
タＲ１はオーバーフローの可能性があるが、レジスタＲ
２はオーバーフローは起こらない。この場合、プログラ
ムの最初に命令でレジスタＲ１は拡張ビットが２倍の８
ビットのレジスタ、レジスタＲ２は拡張ビットを持たな
いレジスタとなる指定をする。この指定により、拡張ビ
ット制御レジスタ６の値が書き換わり、レジスタＲ１に
４ビット以上のオーバーフローが起こってもオーバーフ
ローした値は破棄されない。
【００１２】要するに、本実施例は拡張ビットのうちオ
ーバーフローが予測されるアキュムレートレジスタ（Ｒ
１）２の拡張ビットに拡張ビットを使う可能性のないア
キュムレートレジスタ（Ｒ２）２の拡張ビットを接続す
ることにより、拡張ビットを増加させることができるの
で、拡張ビットのオーバーフローを防止することができ
る。
ーバーフローが予測されるアキュムレートレジスタ（Ｒ
１）２の拡張ビットに拡張ビットを使う可能性のないア
キュムレートレジスタ（Ｒ２）２の拡張ビットを接続す
ることにより、拡張ビットを増加させることができるの
で、拡張ビットのオーバーフローを防止することができ
る。
【００１３】図２は本発明の他の実施例を示す固定小数
点プロセッサのブロック図である。図２に示すように、
本実施例は１６ビット＋拡張ビット８ビットのＡＬＵ１
と、１６ビットからなる複数のアキュムレートレジスタ
２と、拡張ビットレジスタ（４ビット）３と、拡張ビッ
ト接続回路４と、拡張ビット制御回路５と、拡張ビット
制御レジスタ６とを有する他に、内部データバス７を有
している。本実施例は前述した一実施例と比較すると、
拡張ビット制御レジスタ６が内部データバス７に接続さ
れているので、拡張ビット制御レジスタ６の値をメモリ
または他のレジスタから、または直接値を転送すること
により書き換えることができるという利点がある。尚、
その他の回路動作については一実施例と同様である。
点プロセッサのブロック図である。図２に示すように、
本実施例は１６ビット＋拡張ビット８ビットのＡＬＵ１
と、１６ビットからなる複数のアキュムレートレジスタ
２と、拡張ビットレジスタ（４ビット）３と、拡張ビッ
ト接続回路４と、拡張ビット制御回路５と、拡張ビット
制御レジスタ６とを有する他に、内部データバス７を有
している。本実施例は前述した一実施例と比較すると、
拡張ビット制御レジスタ６が内部データバス７に接続さ
れているので、拡張ビット制御レジスタ６の値をメモリ
または他のレジスタから、または直接値を転送すること
により書き換えることができるという利点がある。尚、
その他の回路動作については一実施例と同様である。
【００１４】
【発明の効果】以上説明したように、本発明の固定小数
点プロセッサはアキュムレートレジスタの拡張ビットレ
ジスタのうちオーバーフローが起こる可能性のあるアキ
ュムレートレジスタの拡張ビットレジスタを２倍の８ビ
ットとし、オーバーフローによって拡張ビットレジスタ
を使う可能性のないレジスタは拡張ビットレジスタを持
たないレジスタとして使うことにより、レジスタ群中全
てのアキュムレートレジスタに８ビットの拡張ビットを
持たせなくとも拡張ビットからのオーバーフローを防止
でき、ハードウェアを少なくできるという効果がある。
点プロセッサはアキュムレートレジスタの拡張ビットレ
ジスタのうちオーバーフローが起こる可能性のあるアキ
ュムレートレジスタの拡張ビットレジスタを２倍の８ビ
ットとし、オーバーフローによって拡張ビットレジスタ
を使う可能性のないレジスタは拡張ビットレジスタを持
たないレジスタとして使うことにより、レジスタ群中全
てのアキュムレートレジスタに８ビットの拡張ビットを
持たせなくとも拡張ビットからのオーバーフローを防止
でき、ハードウェアを少なくできるという効果がある。
【図１】本発明の一実施例を示す固定小数点プロセッサ
のブロック図である。
のブロック図である。
【図２】本発明の他の実施例を示す固定小数点プロセッ
サのブロック図である。
サのブロック図である。
【図３】従来の一例を説明するための拡張ビットのフォ
ーマットを表わす図である。
ーマットを表わす図である。
【図４】従来の一例を示す固定小数点プロセッサのブロ
ック図である。
ック図である。
１ 算術論理演算回路（ＡＬＵ） ２ アキュムレートレジスタ群 ３ 拡張ビットレジスタ ４ 拡張ビット接続回路 ５ 拡張ビット制御回路 ６ 拡張ビット制御レジスタ ７ 内部データバス
Claims (1)
- 【請求項１】 算術論理演算回路と、複数のアキュムレ
ートレジスタと、複数の拡張ビットレジスタと、前記複
数のアキュムレートレジスタおよび前記複数の拡張ビッ
トレジスタの接続を制御できる拡張ビット接続回路と、
前記拡張ビット接続回路の動作を制御する拡張ビット制
御回路と、前記拡張ビット制御回路の接続情報を格納す
る拡張ビット制御レジスタとを有し、前記アキュムレー
トレジスタがオーバーフローする時に前記拡張ビットレ
ジスタを接続することを特徴とする固定小数点プロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051156A JP2743685B2 (ja) | 1992-03-10 | 1992-03-10 | 固定小数点プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051156A JP2743685B2 (ja) | 1992-03-10 | 1992-03-10 | 固定小数点プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250142A true JPH05250142A (ja) | 1993-09-28 |
| JP2743685B2 JP2743685B2 (ja) | 1998-04-22 |
Family
ID=12878970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051156A Expired - Lifetime JP2743685B2 (ja) | 1992-03-10 | 1992-03-10 | 固定小数点プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743685B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102715A (ja) * | 2006-10-18 | 2008-05-01 | Toshiba Corp | 演算装置 |
-
1992
- 1992-03-10 JP JP4051156A patent/JP2743685B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102715A (ja) * | 2006-10-18 | 2008-05-01 | Toshiba Corp | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743685B2 (ja) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980106 |