JPH0524536B2 - - Google Patents
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- JPH0524536B2 JPH0524536B2 JP58130816A JP13081683A JPH0524536B2 JP H0524536 B2 JPH0524536 B2 JP H0524536B2 JP 58130816 A JP58130816 A JP 58130816A JP 13081683 A JP13081683 A JP 13081683A JP H0524536 B2 JPH0524536 B2 JP H0524536B2
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- JP
- Japan
- Prior art keywords
- address
- word
- length
- register
- displacement
- Prior art date
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- Expired - Lifetime
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- 238000006073 displacement reaction Methods 0.000 claims description 32
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、たとえば２バイトを１ワードとした
ワード・アドレスの情報演算装置に係り、特にバ
イト・アドレスの演算を高速に行なう場合に好適
な演算装置に関する 。〔発明の背景〕 ２バイトを１ワードとしたワード・アドレスの
情報演算装置におけるバイト・アドレス演算は、
基底アドレス、指標、変位により計算する。ここ
で、基底アドレスはワード・アドレスであり、指
標、変位はバイト・アドレスである。
ワード・アドレスの情報演算装置に係り、特にバ
イト・アドレスの演算を高速に行なう場合に好適
な演算装置に関する 。〔発明の背景〕 ２バイトを１ワードとしたワード・アドレスの
情報演算装置におけるバイト・アドレス演算は、
基底アドレス、指標、変位により計算する。ここ
で、基底アドレスはワード・アドレスであり、指
標、変位はバイト・アドレスである。
バイト・アドレスは、１ビツト右シフトするこ
とにより、ワード・アドレスとなる。右シフトす
ることによつてあふれたビツトは、そのワード・
アドレスによつて示された１ワードのデータの上
位、下位バイトの位置を示す。
とにより、ワード・アドレスとなる。右シフトす
ることによつてあふれたビツトは、そのワード・
アドレスによつて示された１ワードのデータの上
位、下位バイトの位置を示す。
バイト・アドレス演算が指定されると、情報演
算装置は、第１図に示すように、基底アドレスを
保持するレジスタの内容１０１と、指標を保持す
るレジスタの内容を１ビツト右ヘシフト（シフ
ト・イン・ビツトは０）したもの１０２と、変位
を保持するレジスタの内容を１ビツト右へシフト
（シフト・イン・ビツトは変位の符号ビツト）し
たもの１０３を加算し、ワード・アドレス１０４
を作る。一方、１ビツト右シフトにより、ビツト
０よりはみ出した１ビツトの加算結果をバイト・
アドレスビツト１０５とし、ワード・アドレス１
０４で指定したメモリ１０６の内容の上位バイト
側、下位バイト側の指定を行なう。
算装置は、第１図に示すように、基底アドレスを
保持するレジスタの内容１０１と、指標を保持す
るレジスタの内容を１ビツト右ヘシフト（シフ
ト・イン・ビツトは０）したもの１０２と、変位
を保持するレジスタの内容を１ビツト右へシフト
（シフト・イン・ビツトは変位の符号ビツト）し
たもの１０３を加算し、ワード・アドレス１０４
を作る。一方、１ビツト右シフトにより、ビツト
０よりはみ出した１ビツトの加算結果をバイト・
アドレスビツト１０５とし、ワード・アドレス１
０４で指定したメモリ１０６の内容の上位バイト
側、下位バイト側の指定を行なう。
従来、情報演算装置は、第２図に示すように、
基底アドレス、指標、変位をそれぞれ保持するレ
ジスタ２０１，２０２，２０３と、ALU２０９
の演算結果を１ビツト右シフトするシフタ２０４
（シフト入力は０）と、シフタ２０４からあふれ
たビツトを保持するバイト・アドレス・レジスタ
２０５と、シフタ２０４の結果を保持するワー
ク・レジスタ２０７と、メモリをアクセスするた
めのワード・アドレス２１０を保持するメモリ・
アドレス・レジスタ２０６と、ALU２０９の桁
上りを保持するキヤリ・レジスタ２０８と、これ
らのレジスタ、およびリテラル値２１１を入力と
するALU２０９で構成する。
基底アドレス、指標、変位をそれぞれ保持するレ
ジスタ２０１，２０２，２０３と、ALU２０９
の演算結果を１ビツト右シフトするシフタ２０４
（シフト入力は０）と、シフタ２０４からあふれ
たビツトを保持するバイト・アドレス・レジスタ
２０５と、シフタ２０４の結果を保持するワー
ク・レジスタ２０７と、メモリをアクセスするた
めのワード・アドレス２１０を保持するメモリ・
アドレス・レジスタ２０６と、ALU２０９の桁
上りを保持するキヤリ・レジスタ２０８と、これ
らのレジスタ、およびリテラル値２１１を入力と
するALU２０９で構成する。
この情報演算装置でバイト・アドレス演算が行
なわれる場合のマイクロプログラム・フローを第
３図に示す。変位レジスタ２０３を読出し３０
１、変位レジスタ２０３の符号を判定３０２す
る。符号が正の場合、指標レジスタ２０２と変位
レジスタ２０３の内容を加算し、ワーク・レジス
タ２０７に格納３０３する。ここで、ワークし・
レジスタ２０７は、ALU２０９の演算結果を１
ビツト右シフトしたものをセツト、１ビツト右シ
フトによつて、あふれたビツトは、バイト・アド
レス・レジスタ２０５に格納する。直前のマイク
ロ命令３０３によりセツトされたキヤリ・レジス
タ２０８を判定３０４し、キヤリ・レジスタ２０
８が０の場合、ワーク・レジスタ２０７と基底ア
ドレス・レジスタ２０１の内容を加算し、メモ
リ・アドレス・レジスタ２０６に格納３０５す
る。これによつて、バイト・アドレス演算におけ
るワード・アドレス１０４とバイト・アドレス・
ビツト１０５が求まり、メモリ・アクセス３０６
が行なわれる。マイクロ命令３０４において、キ
ヤリ・レジスタ２０８が１の場合では、ワーク・
レジスタ２０７の最上位ビツトを１にするため、
リテラル値をワーク・レジスタ２０７に加え、一
時的にメモリ・アドレス・レジスタ２０６に格納
３０７する。これは、指標レジスタ２０２と変位
レジスタ２０３の加算を行い、ワーク・レジスタ
２０７にセツトした場合に、ワーク・レジスタ２
０７では、ALU２０９の演算結果を１ビツト右
シフトしたものをセツトするが、このときのシフ
ト入力は０であるため、ワーク・レジスタ２０７
の最上位ビツトは常に０になる。しかし、上記演
算において、キヤリ・レジスタ２０８が１の場合
には、ワーク・レジスタ２０７の最上位ビツトよ
り１つ下位のビツトからの桁上りがあることを示
しているため、変位の符号が正の場合には、ワー
ク・レジスタ２０７の最上位ビツトは１にならな
ければならない。同様に、変位の符号が負で、キ
ヤリ・レジスタが０の場合も１にする必要があ
る。次に、メモリ・アドレス・レジスタ２０６と
基底アドレス・レジスタ２０１の内容を加算し、
メモリ・アドレス・レジスタ２０６に格納３０８
する。これによつて、メモリ・アクセス３０６が
行なわれる。変位レジスタ２０３の判定３０２に
おいて、符号が負の場合にも同様に考えられる。
なわれる場合のマイクロプログラム・フローを第
３図に示す。変位レジスタ２０３を読出し３０
１、変位レジスタ２０３の符号を判定３０２す
る。符号が正の場合、指標レジスタ２０２と変位
レジスタ２０３の内容を加算し、ワーク・レジス
タ２０７に格納３０３する。ここで、ワークし・
レジスタ２０７は、ALU２０９の演算結果を１
ビツト右シフトしたものをセツト、１ビツト右シ
フトによつて、あふれたビツトは、バイト・アド
レス・レジスタ２０５に格納する。直前のマイク
ロ命令３０３によりセツトされたキヤリ・レジス
タ２０８を判定３０４し、キヤリ・レジスタ２０
８が０の場合、ワーク・レジスタ２０７と基底ア
ドレス・レジスタ２０１の内容を加算し、メモ
リ・アドレス・レジスタ２０６に格納３０５す
る。これによつて、バイト・アドレス演算におけ
るワード・アドレス１０４とバイト・アドレス・
ビツト１０５が求まり、メモリ・アクセス３０６
が行なわれる。マイクロ命令３０４において、キ
ヤリ・レジスタ２０８が１の場合では、ワーク・
レジスタ２０７の最上位ビツトを１にするため、
リテラル値をワーク・レジスタ２０７に加え、一
時的にメモリ・アドレス・レジスタ２０６に格納
３０７する。これは、指標レジスタ２０２と変位
レジスタ２０３の加算を行い、ワーク・レジスタ
２０７にセツトした場合に、ワーク・レジスタ２
０７では、ALU２０９の演算結果を１ビツト右
シフトしたものをセツトするが、このときのシフ
ト入力は０であるため、ワーク・レジスタ２０７
の最上位ビツトは常に０になる。しかし、上記演
算において、キヤリ・レジスタ２０８が１の場合
には、ワーク・レジスタ２０７の最上位ビツトよ
り１つ下位のビツトからの桁上りがあることを示
しているため、変位の符号が正の場合には、ワー
ク・レジスタ２０７の最上位ビツトは１にならな
ければならない。同様に、変位の符号が負で、キ
ヤリ・レジスタが０の場合も１にする必要があ
る。次に、メモリ・アドレス・レジスタ２０６と
基底アドレス・レジスタ２０１の内容を加算し、
メモリ・アドレス・レジスタ２０６に格納３０８
する。これによつて、メモリ・アクセス３０６が
行なわれる。変位レジスタ２０３の判定３０２に
おいて、符号が負の場合にも同様に考えられる。
このように、従来の情報演算装置では、バイ
ト・アドレス演算を行なうのに、マイクロ命令で
最高６ステツプかかり、バイト・アドレス演算に
時間がかかるという欠点があつた。
ト・アドレス演算を行なうのに、マイクロ命令で
最高６ステツプかかり、バイト・アドレス演算に
時間がかかるという欠点があつた。
本発明の目的は、たとえば２バイトを１ワード
とするワード・アドレスの演算装置において、ア
ドレス演算を行なう場合に、前記のような演算に
おける符号と桁上りによる場合分けを行なわず、
アドレス演算を高速に行なう情報演算装置を提供
することにある。
とするワード・アドレスの演算装置において、ア
ドレス演算を行なう場合に、前記のような演算に
おける符号と桁上りによる場合分けを行なわず、
アドレス演算を高速に行なう情報演算装置を提供
することにある。
演算の高速化を図るためには、変位の符号、変
位と指標の加算による桁上り、による場合分けを
なくすように情報演算装置を構成すれば良い。
位と指標の加算による桁上り、による場合分けを
なくすように情報演算装置を構成すれば良い。
変位と指標の加算結果を１ビツト右シフトする
場合のシフト入力ビツトは、指標の１ビツト右シ
フトした場合の最上位ビツトは常に０であるか
ら、変位と指標の加算による桁上りと変位の符号
によつて決まつてくる。
場合のシフト入力ビツトは、指標の１ビツト右シ
フトした場合の最上位ビツトは常に０であるか
ら、変位と指標の加算による桁上りと変位の符号
によつて決まつてくる。
本発明では、
(a) ワード長より短い長さを単位にして表わされ
た正又は負の値を取りうる変位と該短い長さを
単位にして表わされた指標とを加算し、該ワー
ド長さより短かい長さを単位にして表わされた
加算結果と桁上げ信号を出力する第１の演算器
と、 (b) 該加算結果と該桁上げ信号から、該指標およ
び該変位の和により決まる、ワード長を単位と
して表わす和アドレスおよびワード内アドレス
を生成するアドレス生成回路であつて、 該桁上げ信号および該変位の符号ビツトとが
入力され、上記ワードアドレスの最上位側のビ
ツトを生成する論理回路と、 該加算結果の内、該ワード長より短い長さを
有する最下位側部分を上記ワード内アドレスと
して出力し、該生成された最上位側のビツトの
下位側に、該加算結果の内、上記最下位側部分
より上位側に位置する部分を組み合わせて、該
和アドレスとして出力する手段とを有するもの
と、 (c) 該和アドレスと、ワード長を単位にして表わ
された基底アドレスとを加算して、ワードアド
レスを生成する第２の演算器を設けた。とくに
望ましい態様では、変位と指標の加算結果の桁
上りと変位の符号との排他的論理和をシフト入
力ビツトし、上記加算結果を右１ビツトシフト
することにより、符号と桁上りによる場合分け
をなくした。
た正又は負の値を取りうる変位と該短い長さを
単位にして表わされた指標とを加算し、該ワー
ド長さより短かい長さを単位にして表わされた
加算結果と桁上げ信号を出力する第１の演算器
と、 (b) 該加算結果と該桁上げ信号から、該指標およ
び該変位の和により決まる、ワード長を単位と
して表わす和アドレスおよびワード内アドレス
を生成するアドレス生成回路であつて、 該桁上げ信号および該変位の符号ビツトとが
入力され、上記ワードアドレスの最上位側のビ
ツトを生成する論理回路と、 該加算結果の内、該ワード長より短い長さを
有する最下位側部分を上記ワード内アドレスと
して出力し、該生成された最上位側のビツトの
下位側に、該加算結果の内、上記最下位側部分
より上位側に位置する部分を組み合わせて、該
和アドレスとして出力する手段とを有するもの
と、 (c) 該和アドレスと、ワード長を単位にして表わ
された基底アドレスとを加算して、ワードアド
レスを生成する第２の演算器を設けた。とくに
望ましい態様では、変位と指標の加算結果の桁
上りと変位の符号との排他的論理和をシフト入
力ビツトし、上記加算結果を右１ビツトシフト
することにより、符号と桁上りによる場合分け
をなくした。
これによつて、２バイトを１ワードとしたワ
ード・アドレスの情報演算装置におけるバイ
ト・アドレス演算の処理速度が向上した。
ード・アドレスの情報演算装置におけるバイ
ト・アドレス演算の処理速度が向上した。
以下、本発明の一実施例を第４図により説明す
る。基底アドレス、指標、変位をそれぞれ保持す
るレジスタ４０１，４０２，４０３と、ALU４
０８の演算結果を１ビツト右シフトするシフタ４
０４と、シフタからあふれたビツトを保持するバ
イト・アドレス・レジスタ４０５と、シフタ４０
４の結果を保持するワーク・レジスタ４０７と、
メモリをアクセスするためのワード・アドレスを
保持するメモリ・アドレス・レジスタ４０６と、
本発明で設けたシフタ４０４のシフト入力ビツト
を生成するための変位レジスタ４０３の符号信号
４０９とALU４０８の桁上り信号４１０との排
他的論理和を出力する回路４１１で構成する。
る。基底アドレス、指標、変位をそれぞれ保持す
るレジスタ４０１，４０２，４０３と、ALU４
０８の演算結果を１ビツト右シフトするシフタ４
０４と、シフタからあふれたビツトを保持するバ
イト・アドレス・レジスタ４０５と、シフタ４０
４の結果を保持するワーク・レジスタ４０７と、
メモリをアクセスするためのワード・アドレスを
保持するメモリ・アドレス・レジスタ４０６と、
本発明で設けたシフタ４０４のシフト入力ビツト
を生成するための変位レジスタ４０３の符号信号
４０９とALU４０８の桁上り信号４１０との排
他的論理和を出力する回路４１１で構成する。
本発明でバイト・アドレス演算が行なわれる場
合のマイクロプログラムフローを第５図に示す。
５０１では、変位レジスタ４０３と指標レジスタ
４０２との加算を行ない、その演算結果をシフタ
４０４によつて１ビツト右シフトし、ワーク・レ
ジスタ４０７に格納する。ここで、この右シフト
のときに、シフタ４０４の内容（すなわち、上記
の加算結果）の最上位側に付加するために、シフ
タ４０４のシフト入力端子に排他的論理和回路４
１１から１ビツトのシフト入力を与える。このシ
フト入力ビツトは、変位レジスタ４０３の符号４
０９と上記加算における桁上り４１０との排他的
論理和である。５０２では、ワーク・レジスタ４
０７と基底アドレス・レジスタ４０１との加算を
行ない、その加算結果をメモリ・アドレス・レジ
スタ４０６に格納する。５０１，５０２を行なう
だけで、実行アドレスとバイト・アドレス・ビツ
トが求まり、メモリ・アクセス５０３が行なわれ
る。
合のマイクロプログラムフローを第５図に示す。
５０１では、変位レジスタ４０３と指標レジスタ
４０２との加算を行ない、その演算結果をシフタ
４０４によつて１ビツト右シフトし、ワーク・レ
ジスタ４０７に格納する。ここで、この右シフト
のときに、シフタ４０４の内容（すなわち、上記
の加算結果）の最上位側に付加するために、シフ
タ４０４のシフト入力端子に排他的論理和回路４
１１から１ビツトのシフト入力を与える。このシ
フト入力ビツトは、変位レジスタ４０３の符号４
０９と上記加算における桁上り４１０との排他的
論理和である。５０２では、ワーク・レジスタ４
０７と基底アドレス・レジスタ４０１との加算を
行ない、その加算結果をメモリ・アドレス・レジ
スタ４０６に格納する。５０１，５０２を行なう
だけで、実行アドレスとバイト・アドレス・ビツ
トが求まり、メモリ・アクセス５０３が行なわれ
る。
これにより、符号と桁上りによる場合分けがな
くなり、バイト・アドレス演算の時間が速くな
る。
くなり、バイト・アドレス演算の時間が速くな
る。
本発明によれば、アドレス演算を行なう場合
に、符号と桁上りによる場合分けがなくなるた
め、演算速度が向上する。
に、符号と桁上りによる場合分けがなくなるた
め、演算速度が向上する。
第１図は、バイト・アドレス演算説明図、第２
図は、従来の情報演算装置説明図、第３図は、従
来のバイト・アドレス演算のマイクロプログラム
の流れ図、第４図は、本発明の情報演算装置説明
図、第５図は、本発明のバイト・アドレス演算の
マイクロプログラムの流れ図。 ４０１……基底アドレス・レジスタ、４０２…
…指標レジスタ、４０３……変位レジスタ、４０
４……シフタ、４０５……バイト・アドレス・ビ
ツト、４０６……メモリ・アドレス・レジスタ、
４０７……ワーク・レジスタ、４０８……ALU、
４０９……変位の符号信号線、４１０……ALU
の桁上り信号線、４１１……符号と桁上りの排他
的論理和を出力する回路。
図は、従来の情報演算装置説明図、第３図は、従
来のバイト・アドレス演算のマイクロプログラム
の流れ図、第４図は、本発明の情報演算装置説明
図、第５図は、本発明のバイト・アドレス演算の
マイクロプログラムの流れ図。 ４０１……基底アドレス・レジスタ、４０２…
…指標レジスタ、４０３……変位レジスタ、４０
４……シフタ、４０５……バイト・アドレス・ビ
ツト、４０６……メモリ・アドレス・レジスタ、
４０７……ワーク・レジスタ、４０８……ALU、
４０９……変位の符号信号線、４１０……ALU
の桁上り信号線、４１１……符号と桁上りの排他
的論理和を出力する回路。
Claims (1)
- 【特許請求の範囲】 １ ワード長を単位にして表わされた基底アドレ
スと、ワード長より短い長さを単位にして表わさ
れた正又は負の値を取りうる変位および該短い長
さを単位にして表わされた指標から、記憶装置を
アクセスするためのワードアドレスおよびワード
内アドレスを算出する情報処理装置において、 (a) 該指標および該変位を加算し、該短かい長さ
を単位にして表わされた加算結果および桁上げ
信号を出力する第１の演算器と、 (b) 該加算結果と該桁上げ信号から、該指標およ
び該変位の和により決まる、ワード長を単位と
して表わす和アドレスおよび上記ワード内アド
レスを生成するアドレス生成回路であつて、 該桁上げ信号および該変位の符号ビツトが入
力され、上記ワードアドレスの最上位側のビツ
トを生成する論理回路と、 該加算結果の内、該ワード長より短い長さを
有する最下位側部分を上記ワード内アドレスと
して出力し、該生成された最上位側のビツトの
下位側に、該加算結果の内、上記最下位側部分
より上位側に位置する部分を組み合わせて、該
和アドレスとして出力する手段とを有するもの
と、 (c) 該和アドレスと該基底アドレスを加算して、
ワードアドレスを生成する第２の演算器とより
なる情報演算装置。 ２ 該ワード長は、２のｎ乗（ｎは正の整数）バ
イトからなり、該ワード長より短い長さはバイト
である第１項の情報演算装置。 ３ 該ワード長は２バイトに等しい第２項の情報
演算装置。 ４ 該論理回路は、排他的論理回路からなる第３
項の情報演算装置。 ５ 該和アドレスを生成する回路内の該手段は、
該第１の演算器の加算結果を保持したあと、該論
理回路の出力が最上位ビツト部分にシフトインさ
れ、シフトイン後の内容を該和アドレスとして出
力するシフタを有する第１項から第４項のいずれ
か一つに記載の情報演算装置。 ６ 該第１の演算器と該第２の演算器は、共通の
演算器からなる第１項の情報演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130816A JPS6024633A (ja) | 1983-07-20 | 1983-07-20 | 情報演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130816A JPS6024633A (ja) | 1983-07-20 | 1983-07-20 | 情報演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024633A JPS6024633A (ja) | 1985-02-07 |
| JPH0524536B2 true JPH0524536B2 (ja) | 1993-04-08 |
Family
ID=15043379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130816A Granted JPS6024633A (ja) | 1983-07-20 | 1983-07-20 | 情報演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024633A (ja) |
-
1983
- 1983-07-20 JP JP58130816A patent/JPS6024633A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6024633A (ja) | 1985-02-07 |
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