JPH05242060A - マルチプロセッサ及びデータ同一化方法 - Google Patents
マルチプロセッサ及びデータ同一化方法Info
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- JPH05242060A JPH05242060A JP4191157A JP19115792A JPH05242060A JP H05242060 A JPH05242060 A JP H05242060A JP 4191157 A JP4191157 A JP 4191157A JP 19115792 A JP19115792 A JP 19115792A JP H05242060 A JPH05242060 A JP H05242060A
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- processor
- memory
- memory device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
- G06F11/2056—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant by mirroring
- G06F11/2087—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant by mirroring with a common controller
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
Abstract
(57)【要約】 （修正有）
【目的】 ロールメモリを共用化し鏡映化する。
【構成】 鏡映化メモリは、夫々の処理装置が他の処理
装置と一対のプロセッサ間バスで接続され、３ポートＲ
ＡＭを備えた２つの処理装置を含んで構成される。内部
ポートは、各プロセッサが自身のローカル・メモリ装置
をアクセスするために用いられ、他の２つポートは対の
プロセッサ間バスを介して、遠隔プロセッサがローカル
・メモリ装置をアクセスするためにもちいられる。各プ
ロセッサは、単一の動作で自身のローカルＲＡＭ、遠隔
プロセッサのＲＡＭ、又は双方のＲＡＭを読み書きでき
る。仮想的な占有ポート（各プロセッサに１つのポー
ト）としてプロセッサ間バスを構成可能なので、鏡映化
ＲＡＭアクセス中の双方のプロセッサの同時実行が可能
となっている。また、対のプロセッサの鏡映化メモリ装
置の内容を同一化できる。
装置と一対のプロセッサ間バスで接続され、３ポートＲ
ＡＭを備えた２つの処理装置を含んで構成される。内部
ポートは、各プロセッサが自身のローカル・メモリ装置
をアクセスするために用いられ、他の２つポートは対の
プロセッサ間バスを介して、遠隔プロセッサがローカル
・メモリ装置をアクセスするためにもちいられる。各プ
ロセッサは、単一の動作で自身のローカルＲＡＭ、遠隔
プロセッサのＲＡＭ、又は双方のＲＡＭを読み書きでき
る。仮想的な占有ポート（各プロセッサに１つのポー
ト）としてプロセッサ間バスを構成可能なので、鏡映化
ＲＡＭアクセス中の双方のプロセッサの同時実行が可能
となっている。また、対のプロセッサの鏡映化メモリ装
置の内容を同一化できる。
Description
【０００１】
【産業上の利用分野】本発明は、計算機システムに係わ
り、特に、鏡映メモリ方式を採用したマルチプロセッサ
システムに関するものである。
り、特に、鏡映メモリ方式を採用したマルチプロセッサ
システムに関するものである。
【０００２】
【従来の技術】従来のマルチプロセッサシステムは、一
つあるいは複数の共有メモリ装置内のデータを共用する
ように設計されていた。しかし、これらのマルチプロセ
ッサシステムでは、耐故障性向上の目的で複数のメモリ
装置を備えることは一般的には行なわれていない。すな
わち、複数のメモリ装置内のデータは一般的には冗長化
されていない。
つあるいは複数の共有メモリ装置内のデータを共用する
ように設計されていた。しかし、これらのマルチプロセ
ッサシステムでは、耐故障性向上の目的で複数のメモリ
装置を備えることは一般的には行なわれていない。すな
わち、複数のメモリ装置内のデータは一般的には冗長化
されていない。
【０００３】実時間トランザクション処理のような分野
で使用される場合には、一つの構成要素の故障が処理の
停止に至ること避けるために、計算機システム全体にわ
たって、各構成要素を冗長化しておくことが重要であ
る。このような冗長化を提供する通常の手段として「鏡
映化」がある。この「鏡映化」とは、ある構成要素に対
応して、同じデータ、同じ命令で並行動作する同一の構
成要素を用意することである。
で使用される場合には、一つの構成要素の故障が処理の
停止に至ること避けるために、計算機システム全体にわ
たって、各構成要素を冗長化しておくことが重要であ
る。このような冗長化を提供する通常の手段として「鏡
映化」がある。この「鏡映化」とは、ある構成要素に対
応して、同じデータ、同じ命令で並行動作する同一の構
成要素を用意することである。
【０００４】冗長化の他の手段として、エラー訂正コー
ド含んだ付加ビットを設け、この付加ビットを使用して
エラーの検出・訂正を回路上で実施する方法がある。こ
の手段は、メモリ装置において一般的に用いられてい
る。メモリ装置の二重化は、ＥＣＣビットおよびエラー
検出・訂正回路の実装よりも高価であるからである。し
かし、この冗長化手段では、メモリ装置自身の重故障に
対しては十分な保護を提供できないことがある。
ド含んだ付加ビットを設け、この付加ビットを使用して
エラーの検出・訂正を回路上で実施する方法がある。こ
の手段は、メモリ装置において一般的に用いられてい
る。メモリ装置の二重化は、ＥＣＣビットおよびエラー
検出・訂正回路の実装よりも高価であるからである。し
かし、この冗長化手段では、メモリ装置自身の重故障に
対しては十分な保護を提供できないことがある。
【０００５】このような場合、メモリ装置の鏡映化によ
る冗長メモリ機能を提供する必要がある。データがメモ
リに書き込まれるときは、必ず鏡映化された双方のメモ
リ装置がデータを受取り、データを格納する。したがっ
て、一方のメモリ装置が完全に故障しても、他方のメモ
リ装置が使用可能なので継続して処理の実行が可能とな
る。
る冗長メモリ機能を提供する必要がある。データがメモ
リに書き込まれるときは、必ず鏡映化された双方のメモ
リ装置がデータを受取り、データを格納する。したがっ
て、一方のメモリ装置が完全に故障しても、他方のメモ
リ装置が使用可能なので継続して処理の実行が可能とな
る。
【０００６】
【発明が解決しようとする課題】従来、このような鏡映
化メモリシステムでは、メモリ装置の順次更新法を行っ
ていた。すなわち、単一のバスを介してデータ授受を行
うことが制限となるため、一つのメモリ装置にまずデー
タを書き込み、次いで他のメモリ装置にデータ書き込ん
でいた。実時間処理システムの場合、順次更新を行って
いると、命令や要求を受信してから適切な時間内に応答
を返すことが困難であった。さらに、このような順次更
新された二つのメモリ装置の内容が、実際に同一である
ことを知ることは困難であり、かつ時間を要した。もう
一つの順次更新メモリ装置に関する厄介な問題は、交換
したメモリ装置の内容をオンラインで使用していたメモ
リ装置の内容と一致させる「メモリ内容の同一化」にあ
たって、システム処理能力の著しい低下を招かずに実施
することが困難なことである。
化メモリシステムでは、メモリ装置の順次更新法を行っ
ていた。すなわち、単一のバスを介してデータ授受を行
うことが制限となるため、一つのメモリ装置にまずデー
タを書き込み、次いで他のメモリ装置にデータ書き込ん
でいた。実時間処理システムの場合、順次更新を行って
いると、命令や要求を受信してから適切な時間内に応答
を返すことが困難であった。さらに、このような順次更
新された二つのメモリ装置の内容が、実際に同一である
ことを知ることは困難であり、かつ時間を要した。もう
一つの順次更新メモリ装置に関する厄介な問題は、交換
したメモリ装置の内容をオンラインで使用していたメモ
リ装置の内容と一致させる「メモリ内容の同一化」にあ
たって、システム処理能力の著しい低下を招かずに実施
することが困難なことである。
【０００７】したがって、マルチプロセッサ設計にあた
って、高速鏡映化メモリ機能を提供する必要がある。本
発明は、この問題について新しい解決法を提供する。
って、高速鏡映化メモリ機能を提供する必要がある。本
発明は、この問題について新しい解決法を提供する。
【０００８】
【課題を解決するための手段および作用】本発明は、各
プロセッサがアクセス可能な鏡映化メモリ装置を備えた
マルチプロセッサシステムで構成される。この「メモリ
鏡映化」とは、一つのプロセッサが自らのローカルなラ
ンダム・アクセス・メモリ（以後、ＲＡＭと呼ぶ）装置
の内容と共に、他のリモート・プロセッサのローカルＲ
ＡＭの内容も直接的に読み書きすることが可能なことを
いう。本発明の鏡映化メモリは、夫々の処理装置が他の
処理装置と一対のプロセッサ間バスで接続され、３ポー
トＲＡＭを備えた２つの処理装置を含んで構成される。
この「３ポート」とは、ＲＡＭ装置のアクセスが可能な
３つの入出力ポートを有することをいう。内部ポート
は、各プロセッサが自身のローカル・メモリ装置をアク
セスするために用いられ、他の２つポートは対のプロセ
ッサ間バスを介して、リモート・プロセッサが前述のロ
ーカル・メモリ装置をアクセスするためにもちいられ
る。各プロセッサは、単一の動作で自身のローカルＲＡ
Ｍ、遠隔プロセッサのＲＡＭ、または双方のＲＡＭを読
み書きできる。
プロセッサがアクセス可能な鏡映化メモリ装置を備えた
マルチプロセッサシステムで構成される。この「メモリ
鏡映化」とは、一つのプロセッサが自らのローカルなラ
ンダム・アクセス・メモリ（以後、ＲＡＭと呼ぶ）装置
の内容と共に、他のリモート・プロセッサのローカルＲ
ＡＭの内容も直接的に読み書きすることが可能なことを
いう。本発明の鏡映化メモリは、夫々の処理装置が他の
処理装置と一対のプロセッサ間バスで接続され、３ポー
トＲＡＭを備えた２つの処理装置を含んで構成される。
この「３ポート」とは、ＲＡＭ装置のアクセスが可能な
３つの入出力ポートを有することをいう。内部ポート
は、各プロセッサが自身のローカル・メモリ装置をアク
セスするために用いられ、他の２つポートは対のプロセ
ッサ間バスを介して、リモート・プロセッサが前述のロ
ーカル・メモリ装置をアクセスするためにもちいられ
る。各プロセッサは、単一の動作で自身のローカルＲＡ
Ｍ、遠隔プロセッサのＲＡＭ、または双方のＲＡＭを読
み書きできる。
【０００９】本発明の鏡映化メモリ設計によれば、対の
プロセッサ双方が同時かつ独立に動作ができる。同時実
行は、双方のプロセッサが夫々にとっての相手方プロセ
ッサのＲＡＭをアクセスしようとした場合、双方のプロ
セッサが同一プロセッサ間バスで競合した場合（２つの
プロセッサ間バスの一方の故障のため）、または双方の
プロセッサが同時にリード・モディファイ・ライト処理
サイクルを実行する場合のみ制約を受ける。仮想的な占
有ポート（各プロセッサに１つのポート）としてプロセ
ッサ間バスを構成可能なので、鏡映化ＲＡＭアクセス中
の双方のプロセッサの同時実行が可能となっている。
プロセッサ双方が同時かつ独立に動作ができる。同時実
行は、双方のプロセッサが夫々にとっての相手方プロセ
ッサのＲＡＭをアクセスしようとした場合、双方のプロ
セッサが同一プロセッサ間バスで競合した場合（２つの
プロセッサ間バスの一方の故障のため）、または双方の
プロセッサが同時にリード・モディファイ・ライト処理
サイクルを実行する場合のみ制約を受ける。仮想的な占
有ポート（各プロセッサに１つのポート）としてプロセ
ッサ間バスを構成可能なので、鏡映化ＲＡＭアクセス中
の双方のプロセッサの同時実行が可能となっている。
【００１０】また、本発明は、オンライン動作中のプロ
セッサによる交換プロセッサのメモリ装置内容の同一化
にあたって、処理性能の低下を最小限に抑えながら実施
する方法を提供する。
セッサによる交換プロセッサのメモリ装置内容の同一化
にあたって、処理性能の低下を最小限に抑えながら実施
する方法を提供する。
【００１１】本発明の実施例の詳細を以下に述べる。こ
の発明の詳細を知れば、様々な付加的な改良や変更は当
業者にとっては明らかであろう。
の発明の詳細を知れば、様々な付加的な改良や変更は当
業者にとっては明らかであろう。
【００１２】
（一般的な使用環境）本発明の理解を深めるに当たっ
て、図１に、電話回線を利用した通信システムにおける
本発明の使用法を示す。こうしたシステムは典型的に
は、サービス切替点からの問い合わせを処理するため
に、公衆回線システムと接続するインテリジェント通信
網のサービス制御点として使用される。サービス分岐点
は、通常、電話局に設置される、経路制御情報および呼
処理情報の獲得のためにインテリジェント網に対して問
い合わせをフォーマット化し、送出するようにプログラ
ムされた電気的切替装置である。サービス制御点は、オ
ンライン・データベースおよびサービス切替点で生成さ
れた問い合わせにたいして応答する必要のある呼処理情
報を提供する網ノードである。このようなシステムによ
って可能となったサービスの一つの例が、「８００」番
の電話ビリング・ベリフィケーションである。
て、図１に、電話回線を利用した通信システムにおける
本発明の使用法を示す。こうしたシステムは典型的に
は、サービス切替点からの問い合わせを処理するため
に、公衆回線システムと接続するインテリジェント通信
網のサービス制御点として使用される。サービス分岐点
は、通常、電話局に設置される、経路制御情報および呼
処理情報の獲得のためにインテリジェント網に対して問
い合わせをフォーマット化し、送出するようにプログラ
ムされた電気的切替装置である。サービス制御点は、オ
ンライン・データベースおよびサービス切替点で生成さ
れた問い合わせにたいして応答する必要のある呼処理情
報を提供する網ノードである。このようなシステムによ
って可能となったサービスの一つの例が、「８００」番
の電話ビリング・ベリフィケーションである。
【００１３】図１において、多重冗長処理装置の対２
ａ，２ｂを備えたホスト計算機が一対の「ホスト」ロー
カルエリアネットワーク（ＬＡＮ）３ａ，３ｂに接続し
ているホストＬＡＮ３ａ，３ｂは、ホスト計算機１と、
「水平」ＬＡＮ５ａ，５ｂの対応する対の動作を制御す
るホスト通信プロセッサ４ａ，４ｂとを接続する。ホス
トおよび水平ＬＡＮ３ａ，３ｂ，５ａ，５ｂは、よく知
られたイーサネットをベースにしたような、親和性のよ
いものが採用される。ホスト通信プロセッサは、主にホ
ストおよび水平ＬＡＮ３ａ，３ｂ，５ａ，５ｂの網制御
装置として機能する。
ａ，２ｂを備えたホスト計算機が一対の「ホスト」ロー
カルエリアネットワーク（ＬＡＮ）３ａ，３ｂに接続し
ているホストＬＡＮ３ａ，３ｂは、ホスト計算機１と、
「水平」ＬＡＮ５ａ，５ｂの対応する対の動作を制御す
るホスト通信プロセッサ４ａ，４ｂとを接続する。ホス
トおよび水平ＬＡＮ３ａ，３ｂ，５ａ，５ｂは、よく知
られたイーサネットをベースにしたような、親和性のよ
いものが採用される。ホスト通信プロセッサは、主にホ
ストおよび水平ＬＡＮ３ａ，３ｂ，５ａ，５ｂの網制御
装置として機能する。
【００１４】水平ＬＡＮ５ａ，５ｂには、汎用モジュー
ル（ＧＰＭ）６ａ，６ｂとリンク・プロセッサ・モジュ
ール（ＬＰＭ）７ａ，７ｂという、二つのタイプの対を
なした処理要素が接続される。このシステムでＬＰＭ７
ａ，７ｂは、公衆回線システムと接続されるインテリジ
ェント網に接続される。
ル（ＧＰＭ）６ａ，６ｂとリンク・プロセッサ・モジュ
ール（ＬＰＭ）７ａ，７ｂという、二つのタイプの対を
なした処理要素が接続される。このシステムでＬＰＭ７
ａ，７ｂは、公衆回線システムと接続されるインテリジ
ェント網に接続される。
【００１５】ＬＰＭ７ａ，７ｂは、サービス切替点から
インテリジェント網を介して問合パケットを受信し、ホ
スト計算機１へ送出するためこれらのパケットをフォー
マット化し、ホスト計算機からの返送パケットを受信
し、インテリジェント網を介して対応するサービス切替
点へ返送する応答をフォーマット化する。
インテリジェント網を介して問合パケットを受信し、ホ
スト計算機１へ送出するためこれらのパケットをフォー
マット化し、ホスト計算機からの返送パケットを受信
し、インテリジェント網を介して対応するサービス切替
点へ返送する応答をフォーマット化する。
【００１６】ＧＰＭ６ａ，６ｂは、ＬＰＭ７ａ，７ｂに
とって必要となるかもしれないクリティカルな経路制御
情報や他の網情報を格納する。このような情報は、理論
的にはホスト計算機１に格納されるべきであるが、イン
テリジェント網の応答時間を極力短くすることを要請に
答えるには、ホストおよび水平ＬＡＮ３ａ，３ｂ，５
ａ，５ｂの双方を介して要求および応答を伝達する時間
遅延なしにＬＰＭがこれらの情報を利用可能とする必要
がある。ＧＰＭ６ａ，６ｂは、応答時間が短いことを要
求されるシステムにおいて、このような情報を格納した
り、ＬＰＭ７ａ，７ｂの発行する特定の問合せを処理す
るために用いることができる。
とって必要となるかもしれないクリティカルな経路制御
情報や他の網情報を格納する。このような情報は、理論
的にはホスト計算機１に格納されるべきであるが、イン
テリジェント網の応答時間を極力短くすることを要請に
答えるには、ホストおよび水平ＬＡＮ３ａ，３ｂ，５
ａ，５ｂの双方を介して要求および応答を伝達する時間
遅延なしにＬＰＭがこれらの情報を利用可能とする必要
がある。ＧＰＭ６ａ，６ｂは、応答時間が短いことを要
求されるシステムにおいて、このような情報を格納した
り、ＬＰＭ７ａ，７ｂの発行する特定の問合せを処理す
るために用いることができる。
【００１７】図１から明らかなように、図示の計算機処
理システムは、全ての主要要素が二重化されてることに
より、高度に冗長化されている。したがって、ある一つ
の要素が故障しても、その対の要素が動作を継続し、支
障なく処理を継続できる。本発明のマルチプロセッサ・
システムは、図１に示したＧＰＭ６ａ，６ｂを構成する
基盤となる。故障耐性の高いシステムを提供するため、
ＧＰＭ６ａ，６ｂは、単なる鏡映対となっているばかり
ではなく、メモリ装置の共用を行う。システム動作のた
め、ＧＰＭレベルで必要な全てのデータはメモリ装置内
に冗長化して格納される。したがって、通常動作中に共
通して保持されるデータに影響するＷＲＩＴＥサイクル
の度に、対のＧＰＭ６ａ，６ｂは、それらのメモリ装置
双方を更新しなければならない。本発明は、このような
更新を順次というよりはむしろ同時に実行することがで
きる。
理システムは、全ての主要要素が二重化されてることに
より、高度に冗長化されている。したがって、ある一つ
の要素が故障しても、その対の要素が動作を継続し、支
障なく処理を継続できる。本発明のマルチプロセッサ・
システムは、図１に示したＧＰＭ６ａ，６ｂを構成する
基盤となる。故障耐性の高いシステムを提供するため、
ＧＰＭ６ａ，６ｂは、単なる鏡映対となっているばかり
ではなく、メモリ装置の共用を行う。システム動作のた
め、ＧＰＭレベルで必要な全てのデータはメモリ装置内
に冗長化して格納される。したがって、通常動作中に共
通して保持されるデータに影響するＷＲＩＴＥサイクル
の度に、対のＧＰＭ６ａ，６ｂは、それらのメモリ装置
双方を更新しなければならない。本発明は、このような
更新を順次というよりはむしろ同時に実行することがで
きる。
【００１８】（発明の構成）図２は、本発明に係わる鏡
映化メモリ方式を備えた二重化システムの片方のプロセ
ッサ・システム（例えば、Ａ−Ｂ対の片方であるＡ）の
ブロック図である。図示の回路は、一つの汎用モジュー
ル（例えば、図１の装置６ａ）の基本部である。二重化
された「鏡映化」プロセッサの他方（例えば、Ａ−Ｂ対
の片方であるＢ）は、対の汎用モジュール（例えば、図
１の装置６ｂ）の基本部となる。
映化メモリ方式を備えた二重化システムの片方のプロセ
ッサ・システム（例えば、Ａ−Ｂ対の片方であるＡ）の
ブロック図である。図示の回路は、一つの汎用モジュー
ル（例えば、図１の装置６ａ）の基本部である。二重化
された「鏡映化」プロセッサの他方（例えば、Ａ−Ｂ対
の片方であるＢ）は、対の汎用モジュール（例えば、図
１の装置６ｂ）の基本部となる。
【００１９】本発明の回路は、ＲＡＭバス２１を介し
て、ＭＰＵと接続されるＲＡＭ−マイクロプロセッサ装
置（ＭＰＵ）バス・インタフェース２２に接続された
「ローカル」ＲＡＭ装置２０を有する。ＲＡＭ−ＭＰＵ
バス・インタフェース２２は、基本的にはスイッチある
いはマルチプレクサであり、ＲＡＭバス２１とＭＰＵバ
ス２３との間を接続するアドレス、データ、および制御
信号を選択的に接続する。
て、ＭＰＵと接続されるＲＡＭ−マイクロプロセッサ装
置（ＭＰＵ）バス・インタフェース２２に接続された
「ローカル」ＲＡＭ装置２０を有する。ＲＡＭ−ＭＰＵ
バス・インタフェース２２は、基本的にはスイッチある
いはマルチプレクサであり、ＲＡＭバス２１とＭＰＵバ
ス２３との間を接続するアドレス、データ、および制御
信号を選択的に接続する。
【００２０】ＲＡＭ−ＭＰＵバス・インタフェース２２
は、ＭＰＵバス２３を介してマイクロプロセッサ装置
（ＭＰＵ）２４と接続される。この実施例において、Ｍ
ＰＵ２４は、マイクロプロセッサとメモリ管理装置（Ｍ
ＭＵ）を備えている。これらの部品は、例えば、モトロ
ーラ社製６８０２０マイクロプロセッサと６８５５１メ
モリ管理装置である。
は、ＭＰＵバス２３を介してマイクロプロセッサ装置
（ＭＰＵ）２４と接続される。この実施例において、Ｍ
ＰＵ２４は、マイクロプロセッサとメモリ管理装置（Ｍ
ＭＵ）を備えている。これらの部品は、例えば、モトロ
ーラ社製６８０２０マイクロプロセッサと６８５５１メ
モリ管理装置である。
【００２１】ＲＡＭ装置２０に対する「ローカル」と
は、図２に示すＭＰＵ２４に関して相対的に使用され
る。図２に示すプロセッサ「Ａ」と対をなす鏡映プロセ
ッサ「Ｂ」において、ＲＡＭ装置２０´（図示せず）
は、図２に示すＭＰＵ２４にとっては「リモート」メモ
リ装置である。同様に、図２に示すＲＡＭ装置２０は、
図２に示すプロセッサ「Ａ」と対をなすプロセッサ
「Ｂ」のＭＰＵ２４´（図示せず）にとっては「リモー
ト」メモリ装置である。
は、図２に示すＭＰＵ２４に関して相対的に使用され
る。図２に示すプロセッサ「Ａ」と対をなす鏡映プロセ
ッサ「Ｂ」において、ＲＡＭ装置２０´（図示せず）
は、図２に示すＭＰＵ２４にとっては「リモート」メモ
リ装置である。同様に、図２に示すＲＡＭ装置２０は、
図２に示すプロセッサ「Ａ」と対をなすプロセッサ
「Ｂ」のＭＰＵ２４´（図示せず）にとっては「リモー
ト」メモリ装置である。
【００２２】また、ＲＡＭ装置２０は、ＲＡＭバス２１
を介して、他方で対応する内部プロセッサ間バス２６
Ａ，２６Ｂと接続する一対のプロセッサ間バス−ＲＡＭ
バス・インタフェース２５Ａ，２５Ｂと接続する。プロ
セッサ間バス−ＲＡＭバス・インタフェース２５Ａ，２
５Ｂは、基本的にはスイッチあるいはマルチプレクサで
あり、ＲＡＭバス２１と対応する内部プロセッサ間バス
２６Ａ，２６Ｂとの間のアドレス、データ、制御信号を
選択的に接続する。プロセッサ間バス−ＲＡＭバス・イ
ンタフェース２５Ａ，２５Ｂは、対応する内部プロセッ
サ間バス２６Ａ，２６Ｂを介して、対応する外部プロセ
ッサ間バス２８Ａ，２８Ｂと接続する対応する外部プロ
セッサ間インタフェースに接続される。外部プロセッサ
間バス２８Ａ，２８Ｂは、図２に示すプロセッサ「Ａ」
全体と同様の構成の鏡映プロセッサ「Ｂ」（図示せず）
を接続する。外部プロセッサ間インタフェース２７Ａ，
２７Ｂは、図示のプロセッサ「Ａ」と鏡映プロセッサ
「Ｂ」の対応する外部プロセッサ間インターフェース２
７Ａ，２７Ｂ（図示せず）との間でアドレス、データ、
および制御信号を送受するためのトランシーバ、バッフ
ァ、およびパリティ回路を有する。
を介して、他方で対応する内部プロセッサ間バス２６
Ａ，２６Ｂと接続する一対のプロセッサ間バス−ＲＡＭ
バス・インタフェース２５Ａ，２５Ｂと接続する。プロ
セッサ間バス−ＲＡＭバス・インタフェース２５Ａ，２
５Ｂは、基本的にはスイッチあるいはマルチプレクサで
あり、ＲＡＭバス２１と対応する内部プロセッサ間バス
２６Ａ，２６Ｂとの間のアドレス、データ、制御信号を
選択的に接続する。プロセッサ間バス−ＲＡＭバス・イ
ンタフェース２５Ａ，２５Ｂは、対応する内部プロセッ
サ間バス２６Ａ，２６Ｂを介して、対応する外部プロセ
ッサ間バス２８Ａ，２８Ｂと接続する対応する外部プロ
セッサ間インタフェースに接続される。外部プロセッサ
間バス２８Ａ，２８Ｂは、図２に示すプロセッサ「Ａ」
全体と同様の構成の鏡映プロセッサ「Ｂ」（図示せず）
を接続する。外部プロセッサ間インタフェース２７Ａ，
２７Ｂは、図示のプロセッサ「Ａ」と鏡映プロセッサ
「Ｂ」の対応する外部プロセッサ間インターフェース２
７Ａ，２７Ｂ（図示せず）との間でアドレス、データ、
および制御信号を送受するためのトランシーバ、バッフ
ァ、およびパリティ回路を有する。
【００２３】また、外部プロセッサ間インタフェース２
７Ａ，２７Ｂは、ＭＰＵバス２３と接続する対応する内
部プロセッサ間バス−ＭＰＵバス・インタフェース２９
Ａ，２９Ｂと接続する。内部プロセッサ間バス−ＭＰＵ
バス・インタフェース２９Ａ，２９Ｂは、基本的にはス
イッチあるいはマルチプレクサであり、外部プロセッサ
間インタフェース２７Ａ，２７ＢとＭＰＵバス２３との
間を接続するアドレス、データ、および制御信号を選択
的に接続する。
７Ａ，２７Ｂは、ＭＰＵバス２３と接続する対応する内
部プロセッサ間バス−ＭＰＵバス・インタフェース２９
Ａ，２９Ｂと接続する。内部プロセッサ間バス−ＭＰＵ
バス・インタフェース２９Ａ，２９Ｂは、基本的にはス
イッチあるいはマルチプレクサであり、外部プロセッサ
間インタフェース２７Ａ，２７ＢとＭＰＵバス２３との
間を接続するアドレス、データ、および制御信号を選択
的に接続する。
【００２４】また、ＭＰＵバス２３には、図２に示すプ
ロセッサ（ＧＰＭ）と図１に示す水平ＬＡＮ５ａ，５ｂ
を介して、リンク・プロセッサ・モジュール（ＬＰＭ）
との間のモジュール間通信を行うための一対のローカル
エリア・ネットワーク（ＬＡＮ）インタフェースが接続
される。
ロセッサ（ＧＰＭ）と図１に示す水平ＬＡＮ５ａ，５ｂ
を介して、リンク・プロセッサ・モジュール（ＬＰＭ）
との間のモジュール間通信を行うための一対のローカル
エリア・ネットワーク（ＬＡＮ）インタフェースが接続
される。
【００２５】図２に示される最後の要素は、対応する内
部プロセッサ間バス２６Ａ，２６ＢおよびＲＡＭ−ＭＰ
Ｕバス２２に接続される一対の比較論理装置（ＣＬＵ）
３１Ａ，３１Ｂである。ＣＬＵ３１Ａ，３１Ｂは、基本
的には、リモート鏡映ＲＡＭ装置２０´から（外部プロ
セッサ間バス２８Ａ，２８Ｂを経由して）取り込んだデ
ータとローカル鏡映化ＲＡＭ装置２０から（ＲＡＭ−Ｍ
ＰＵバス・インタフェースを経由して）取り込んだ対応
するデータとを比較する比較器である。ＣＬＵ３１Ａ，
３１Ｂは、これらの対応するデータ同士が一致しない場
合に「プロセッサ間バス・データ不一致故障」を生成す
る。プロセッサ間バス・データ不一致故障は、「カレン
ト」プロセッサ間バス（すなわち、プロセッサ間バス２
８Ａまたは２８Ｂの一方）を介したリモート鏡映化ＲＡ
Ｍ装置２０´から読み込んだデータ値がローカル鏡映化
ＲＡＭ装置の対応するデータ値と異なる時に発生する。
これらの故障は、ローカルＭＰＵ２４が鏡映化ＲＡＭ装
置２０，２０´の双方からデータを対で読み込むように
プログラムされている場合にのみ発生する。こうした故
障は、ローカルまたはリモートのプロセッサ間バスのハ
ードウエア故障によっても発生するし、実際に鏡映化Ｒ
ＡＭ装置のデータ値が異なっていても発生する。鏡映化
ＲＡＭの不一致は、ほとんどの場合ソフトウエアの異常
が原因であるが、対をなすＭＰＵ２４，２４´が同時に
書き込み動作を実行した結果としても発生する。プロセ
ッサ間バス・データ不一致故障からの回復は、冗長化プ
ロセッサ・バスの切り替えと故障検出メモリ・アクセス
・サイクルへの復帰によって果たされる。プロセッサ間
バスを切り替えてもプロセッサ間バス・データ・エラー
が発生する場合は、鏡映化メモリの内容に不一致がある
と推定し、エラー処置のために、エラー・メッセージが
プロセッサの制御モニタ・プログラムへ送出される。
部プロセッサ間バス２６Ａ，２６ＢおよびＲＡＭ−ＭＰ
Ｕバス２２に接続される一対の比較論理装置（ＣＬＵ）
３１Ａ，３１Ｂである。ＣＬＵ３１Ａ，３１Ｂは、基本
的には、リモート鏡映ＲＡＭ装置２０´から（外部プロ
セッサ間バス２８Ａ，２８Ｂを経由して）取り込んだデ
ータとローカル鏡映化ＲＡＭ装置２０から（ＲＡＭ−Ｍ
ＰＵバス・インタフェースを経由して）取り込んだ対応
するデータとを比較する比較器である。ＣＬＵ３１Ａ，
３１Ｂは、これらの対応するデータ同士が一致しない場
合に「プロセッサ間バス・データ不一致故障」を生成す
る。プロセッサ間バス・データ不一致故障は、「カレン
ト」プロセッサ間バス（すなわち、プロセッサ間バス２
８Ａまたは２８Ｂの一方）を介したリモート鏡映化ＲＡ
Ｍ装置２０´から読み込んだデータ値がローカル鏡映化
ＲＡＭ装置の対応するデータ値と異なる時に発生する。
これらの故障は、ローカルＭＰＵ２４が鏡映化ＲＡＭ装
置２０，２０´の双方からデータを対で読み込むように
プログラムされている場合にのみ発生する。こうした故
障は、ローカルまたはリモートのプロセッサ間バスのハ
ードウエア故障によっても発生するし、実際に鏡映化Ｒ
ＡＭ装置のデータ値が異なっていても発生する。鏡映化
ＲＡＭの不一致は、ほとんどの場合ソフトウエアの異常
が原因であるが、対をなすＭＰＵ２４，２４´が同時に
書き込み動作を実行した結果としても発生する。プロセ
ッサ間バス・データ不一致故障からの回復は、冗長化プ
ロセッサ・バスの切り替えと故障検出メモリ・アクセス
・サイクルへの復帰によって果たされる。プロセッサ間
バスを切り替えてもプロセッサ間バス・データ・エラー
が発生する場合は、鏡映化メモリの内容に不一致がある
と推定し、エラー処置のために、エラー・メッセージが
プロセッサの制御モニタ・プログラムへ送出される。
【００２６】図２のシステム方式では、各プロセッサの
ＲＡＭ装置２０は３ポート化され、夫々のＲＡＭ装置２
０は、一対の外部プロセッサ間バス２８Ａ，２８Ｂを介
して、リモート・プロセッサの対応する３ポート化ＲＡ
Ｍと結合される。図２に示す構成のプロセッサ「Ａ」お
よび「Ｂ」によって提供される鏡映化メモリでは、各Ｍ
ＰＵ２４，２４´が自信のローカル・メモリ装置とリモ
ート・プロセッサのローカル・メモリ装置の双方と直接
的に読み書き可能である。更に、本発明のシステム方式
では、インタフェースの適当な組み合わせをとることに
よって、簡単に、各ＭＰＵ２４，２４´が自信のローカ
ルＲＡＭ、リモート・プロセッサのＲＡＭ、あるいは双
方のＲＡＭへの読み書きを単一動作で実行できる。通常
の動作では、プロセッサ間バス２８Ａ，２８Ｂの双方が
使用され、片方のプロセッサ間バスが故障した場合にも
プロセッサ対の動作を続行可能としている。
ＲＡＭ装置２０は３ポート化され、夫々のＲＡＭ装置２
０は、一対の外部プロセッサ間バス２８Ａ，２８Ｂを介
して、リモート・プロセッサの対応する３ポート化ＲＡ
Ｍと結合される。図２に示す構成のプロセッサ「Ａ」お
よび「Ｂ」によって提供される鏡映化メモリでは、各Ｍ
ＰＵ２４，２４´が自信のローカル・メモリ装置とリモ
ート・プロセッサのローカル・メモリ装置の双方と直接
的に読み書き可能である。更に、本発明のシステム方式
では、インタフェースの適当な組み合わせをとることに
よって、簡単に、各ＭＰＵ２４，２４´が自信のローカ
ルＲＡＭ、リモート・プロセッサのＲＡＭ、あるいは双
方のＲＡＭへの読み書きを単一動作で実行できる。通常
の動作では、プロセッサ間バス２８Ａ，２８Ｂの双方が
使用され、片方のプロセッサ間バスが故障した場合にも
プロセッサ対の動作を続行可能としている。
【００２７】本発明の鏡映化メモリ設計では、双方のプ
ロセッサが同時かつ独立に実行できる。この同時実行
は、双方のプロセッサが夫々にとってのリモート・プロ
セッサのＲＡＭ装置をアクセスしようとした時、および
双方のＭＰＵが一つのプロセッサ間バスで競合した（２
つのプロセッサ間バスの一方の故障による）時、または
双方のプロセッサが同時にリード・モディファイ・ライ
トのサイクルを実行しようとした時にのみ制約を受け
る。鏡映化メモリへのアクセス中に双方のプロセッサが
同時実行可能なのは、プロッセサ間バスを仮想的な占有
ポート（各プロセッサに１ポートづつ）として構成可能
だからである。これにより、２つのプロセッサ間バス２
８Ａ，２８Ｂを経由する双方のプロセッサの全二重動作
が可能となる。
ロセッサが同時かつ独立に実行できる。この同時実行
は、双方のプロセッサが夫々にとってのリモート・プロ
セッサのＲＡＭ装置をアクセスしようとした時、および
双方のＭＰＵが一つのプロセッサ間バスで競合した（２
つのプロセッサ間バスの一方の故障による）時、または
双方のプロセッサが同時にリード・モディファイ・ライ
トのサイクルを実行しようとした時にのみ制約を受け
る。鏡映化メモリへのアクセス中に双方のプロセッサが
同時実行可能なのは、プロッセサ間バスを仮想的な占有
ポート（各プロセッサに１ポートづつ）として構成可能
だからである。これにより、２つのプロセッサ間バス２
８Ａ，２８Ｂを経由する双方のプロセッサの全二重動作
が可能となる。
【００２８】この発明では、鏡映化メモリに関して、通
常のメモリ・マップド入出力アクセス方法を使用してお
り、鏡映化メモリ装置は、実際に、メモリとして結線さ
れると共に、メモリ読み込みやメモリ書き込みによって
アクセス可能としている。上記のハードウエア設計は、
この資源に対して物理メモリ・マップド・アドレスを割
り付ける。メモリ管理装置（ＭＭＵ）の助けを借りて、
ソフトウエアは鏡映化メモリに論理アドレスを割り付け
る。
常のメモリ・マップド入出力アクセス方法を使用してお
り、鏡映化メモリ装置は、実際に、メモリとして結線さ
れると共に、メモリ読み込みやメモリ書き込みによって
アクセス可能としている。上記のハードウエア設計は、
この資源に対して物理メモリ・マップド・アドレスを割
り付ける。メモリ管理装置（ＭＭＵ）の助けを借りて、
ソフトウエアは鏡映化メモリに論理アドレスを割り付け
る。
【００２９】本発明では、鏡映化メモリ資源に対して３
つの異なる物理アドレス範囲を割り付ける。これらの範
囲は、（１）ローカルＲＡＭ装置アクセス、（２）リモ
ートＲＡＭ装置アクセス（すなわち、対のＭＰＵのＲＡ
Ｍへのアクセス）、および（３）二重ＲＡＭ装置アクセ
ス（すなわち、ローカルＲＡＭ装置およびリモートＲＡ
Ｍ装置の双方への同時アクセス）に対して夫々唯一のア
ドレスを提供する。実施例においては、物理アドレス範
囲は、論理アドレス範囲とは違って、ＭＭＵによって管
理されるマッピング・デスクリプタの範囲内を除いて固
定であり変更できない。実施例では、物理アドレスの割
り付けは、３２メガバイトまでのメモリ拡張に対応でき
る。このようなメモリ・マッピングの実現は技術的には
よく知られたことである。
つの異なる物理アドレス範囲を割り付ける。これらの範
囲は、（１）ローカルＲＡＭ装置アクセス、（２）リモ
ートＲＡＭ装置アクセス（すなわち、対のＭＰＵのＲＡ
Ｍへのアクセス）、および（３）二重ＲＡＭ装置アクセ
ス（すなわち、ローカルＲＡＭ装置およびリモートＲＡ
Ｍ装置の双方への同時アクセス）に対して夫々唯一のア
ドレスを提供する。実施例においては、物理アドレス範
囲は、論理アドレス範囲とは違って、ＭＭＵによって管
理されるマッピング・デスクリプタの範囲内を除いて固
定であり変更できない。実施例では、物理アドレスの割
り付けは、３２メガバイトまでのメモリ拡張に対応でき
る。このようなメモリ・マッピングの実現は技術的には
よく知られたことである。
【００３０】（動作）本発明の実施例では、各ＭＰＵ２
４のＲＡＭ装置２０は、データ格納領域として排他的に
使用されはしない。また、ＲＡＭは命令コードの実行の
ためにし使用されることもある。ＲＡＭの特殊な機能
は、もっぱら構成と協定によって決まるものである。言
い換えると、ハードウエア的にはローカルＲＡＭ装置の
アドレス範囲の全てを鏡映化したにも拘らず、実際には
一部のみがアロケータブル鏡映化メモリとして構成され
る。ＭＰＵ２４，２４´上を走行するソフトウエアは、
各ＭＰＵ２４，２４´のローカルＲＡＭ装置２０、２０
´がプログラム領域（この領域は対のプロセッサに対し
て共用化または鏡映化されない）と、システム・メモリ
領域（ローカルＭＰＵ専用のアロケータブル・ローカル
ＲＡＭの領域）と、「同一化された」データ領域として
保守されるアロケータブル鏡映化メモリ領域（すなわ
ち、１つの鏡映化メモリ内でなされた修正が対のＭＰＵ
の鏡映化メモリ内に「反映」され、２つの鏡映化メモリ
領域の内容は同一に保たれる）とに分割されたメモリ・
モデルを使用する。
４のＲＡＭ装置２０は、データ格納領域として排他的に
使用されはしない。また、ＲＡＭは命令コードの実行の
ためにし使用されることもある。ＲＡＭの特殊な機能
は、もっぱら構成と協定によって決まるものである。言
い換えると、ハードウエア的にはローカルＲＡＭ装置の
アドレス範囲の全てを鏡映化したにも拘らず、実際には
一部のみがアロケータブル鏡映化メモリとして構成され
る。ＭＰＵ２４，２４´上を走行するソフトウエアは、
各ＭＰＵ２４，２４´のローカルＲＡＭ装置２０、２０
´がプログラム領域（この領域は対のプロセッサに対し
て共用化または鏡映化されない）と、システム・メモリ
領域（ローカルＭＰＵ専用のアロケータブル・ローカル
ＲＡＭの領域）と、「同一化された」データ領域として
保守されるアロケータブル鏡映化メモリ領域（すなわ
ち、１つの鏡映化メモリ内でなされた修正が対のＭＰＵ
の鏡映化メモリ内に「反映」され、２つの鏡映化メモリ
領域の内容は同一に保たれる）とに分割されたメモリ・
モデルを使用する。
【００３１】アロケ−タブル鏡映化メモリ領域の機能
は、二重化プロセッサ・システムの１つの点の故障が発
生しても、ソフトウエアに対するデータの無損傷を維持
する手段を提供することである。鏡映化メモリ領域の使
用は、データの冗長化を意味する。すなわち、全ての鏡
映化メモリ・データの実体は、ＧＰＭ対（双方のプロセ
ッサは動作可能であり、二重化モードであると想定して
いる）を構成する双方のプロセッサ内に文字通り共存し
ている。したがって、本発明では、一対の処理装置のＭ
ＰＵ２４，２４´がほとんど文字通りの意味でＲＡＭ装
置２０，２０´内の鏡映化メモリ領域を共用するととも
に、「ローカル」メモリと「リモート」メモリの双方を
アロケートおよびアクセスする正当性に関する完璧なパ
リティを使用している。しかし、アロケータブル・メモ
リのいくらかの予備とともに、同時アクセス競合（プロ
セッサ内あるいはプロセッサ間）時には、ロック機構と
協調したメモリ・アロケーションが要求される。本発明
では、アクセス競合は周知の早い者勝ち方式で解消が図
られる。各ＭＰＵは、書き込み動作中は、アクセスする
メモリ領域全体をロックする。アロケーション動作が鏡
映化メモリに関して優先資源ロックを行っている間、Ｍ
ＰＵは選択する鏡映化メモリをアロケートできる。
は、二重化プロセッサ・システムの１つの点の故障が発
生しても、ソフトウエアに対するデータの無損傷を維持
する手段を提供することである。鏡映化メモリ領域の使
用は、データの冗長化を意味する。すなわち、全ての鏡
映化メモリ・データの実体は、ＧＰＭ対（双方のプロセ
ッサは動作可能であり、二重化モードであると想定して
いる）を構成する双方のプロセッサ内に文字通り共存し
ている。したがって、本発明では、一対の処理装置のＭ
ＰＵ２４，２４´がほとんど文字通りの意味でＲＡＭ装
置２０，２０´内の鏡映化メモリ領域を共用するととも
に、「ローカル」メモリと「リモート」メモリの双方を
アロケートおよびアクセスする正当性に関する完璧なパ
リティを使用している。しかし、アロケータブル・メモ
リのいくらかの予備とともに、同時アクセス競合（プロ
セッサ内あるいはプロセッサ間）時には、ロック機構と
協調したメモリ・アロケーションが要求される。本発明
では、アクセス競合は周知の早い者勝ち方式で解消が図
られる。各ＭＰＵは、書き込み動作中は、アクセスする
メモリ領域全体をロックする。アロケーション動作が鏡
映化メモリに関して優先資源ロックを行っている間、Ｍ
ＰＵは選択する鏡映化メモリをアロケートできる。
【００３２】リモートＲＡＭのブロックは、ＭＰＵ２
４，２４´の双方が相手方の鏡映化ＲＡＭ装置２０，２
０´に対して同時にロック命令を発行しようとした解き
に発生する。各ＭＰＵは、自分のローカルＲＡＭ装置内
の目的アドレスを読み出すことはできるが、リモートＲ
ＡＭ装置のアドレスを読み出すことはできない。接続さ
れたバスのエラー例外が対のプロセッサ双方で発生す
る。一般に、これらの障害はソフトウエア指示ロックの
衝突によって起こるが、ハードウエア故障の結果として
も起こり得る。リモートＲＡＭロック障害からの回復
は、他のＭＰＵ２４´をその障害アクセス・サイクルに
戻す一方で一つのＭＰＵ２４の障害を起こしたアクセス
・サイクルの再実行にあたって瞬間的な時間遅延を施す
ことによって達成される。この方法は、ＭＰＵ２４，２
４´ＮＯ双方が同一回復手順を実行すると発生する同期
化されたロック競合を除去する。
４，２４´の双方が相手方の鏡映化ＲＡＭ装置２０，２
０´に対して同時にロック命令を発行しようとした解き
に発生する。各ＭＰＵは、自分のローカルＲＡＭ装置内
の目的アドレスを読み出すことはできるが、リモートＲ
ＡＭ装置のアドレスを読み出すことはできない。接続さ
れたバスのエラー例外が対のプロセッサ双方で発生す
る。一般に、これらの障害はソフトウエア指示ロックの
衝突によって起こるが、ハードウエア故障の結果として
も起こり得る。リモートＲＡＭロック障害からの回復
は、他のＭＰＵ２４´をその障害アクセス・サイクルに
戻す一方で一つのＭＰＵ２４の障害を起こしたアクセス
・サイクルの再実行にあたって瞬間的な時間遅延を施す
ことによって達成される。この方法は、ＭＰＵ２４，２
４´ＮＯ双方が同一回復手順を実行すると発生する同期
化されたロック競合を除去する。
【００３３】本発明の鏡映化メモリの能力は、「鏡映化
メモリ内容の同一化」手順によって高められる。鏡映化
メモリ内容の同一化は、本発明における２つのＭＰＵの
対をなすＲＡＭ装置間の等質性（すなわち、鏡映化デー
タ内容）の確立のすべての様相を包含している。同一化
は、一対のプロセッサの一つである「サービス外」プロ
セッサが「サービス中」に移行する際（すなわち、交換
プロセッサがインストールされ、使用のために準備され
る段階）に必要となる。本発明の設計は、従来において
通常に採用されていた方法に比べて、余分な操作を飛躍
的に少なくしたプロセッサ間での鏡映化メモリ内容の同
一化処理を提供する。同一化処理のほとんどはサービス
外プロセッサによって実行され、サービス中プロセッサ
の動作時間への影響を最小化している。鏡映化メモリ内
容の同一化はつぎのような主要機能を持っている。すな
わち、鏡映化メモリのバイアス化、鏡映化メモリの同一
化、および鏡映化メモリ実体のマッピングの同一化の機
能を有する。
メモリ内容の同一化」手順によって高められる。鏡映化
メモリ内容の同一化は、本発明における２つのＭＰＵの
対をなすＲＡＭ装置間の等質性（すなわち、鏡映化デー
タ内容）の確立のすべての様相を包含している。同一化
は、一対のプロセッサの一つである「サービス外」プロ
セッサが「サービス中」に移行する際（すなわち、交換
プロセッサがインストールされ、使用のために準備され
る段階）に必要となる。本発明の設計は、従来において
通常に採用されていた方法に比べて、余分な操作を飛躍
的に少なくしたプロセッサ間での鏡映化メモリ内容の同
一化処理を提供する。同一化処理のほとんどはサービス
外プロセッサによって実行され、サービス中プロセッサ
の動作時間への影響を最小化している。鏡映化メモリ内
容の同一化はつぎのような主要機能を持っている。すな
わち、鏡映化メモリのバイアス化、鏡映化メモリの同一
化、および鏡映化メモリ実体のマッピングの同一化の機
能を有する。
【００３４】「鏡映化メモリのバイアス化」は最初に行
われる処理であり、一対の鏡映化ＲＡＭ２０，２０´の
内容の間でおおよその一致のみを確立するための前一致
化動作である。このフェーズは、実際の鏡映化ＲＡＭの
一致化動作中のサービス中プロセッサにおけるバス・エ
ラーを減らすために実行される。（このようなバス・エ
ラーは、サービス中プロセッサが二重化モードに切り替
わることにより発生する。この二重化モードでは、書き
込みはローカルＲＡＭ装置およびリモートＲＡＭ装置の
双方に対して行われるが、実際の鏡映化ＲＡＭの一致化
の手順中なので、鏡映化メモリに対する全ての書き込み
は鏡映化ＲＡＭ装置２０，２０´の双方に複写される。
実施例では、二重化モードは書き込みと読みだしの双方
に適用されるので、一致化動作中に行われた読みだし
は、サービス外プロセッサの鏡映化ＲＡＭが最初の「バ
イアス化」がなされない場合には常に不一致バス・エラ
ーの原因となる。）したがって、サービス中プロセッサ
は非二重化モード（すなわち、サ−ビス外プロセッサの
ＲＡＭ装置にはアクセスできないモード）に移行し、サ
ービス外ＭＰＵ内のプログラムが、標準的なダイレクト
・メモリ・アクセス（ＤＭＡ）法を使用して、サービス
中ＭＰＵの鏡映化ＲＡＭ領域の内容をサービス外ＭＰＵ
の鏡映化ＲＡＭ領域の内容に複写する。この動作は、サ
ービス中ＭＰＵの実行する読みだしあるいは書き込み動
作とは無関係に行われる。このバイアス化は、サービス
中プロセッサの鏡映化ＲＡＭ領域の内容にサービス外プ
ロセッサの鏡映化ＲＡＭ領域をおおよそ一致させる。し
かし、サービス中プロセッサは、バイアス化の間も通常
動作を継続するので、サービス外プロセッサの鏡映化Ｒ
ＡＭにすでに複写済みのアドレスに対して行われたサー
ビス中プロセッサのローカルＲＡＭへの書き込みは、Ｒ
ＡＭバイアス化動作後の鏡映化メモリ領域の内容の不一
致を引き起こす。
われる処理であり、一対の鏡映化ＲＡＭ２０，２０´の
内容の間でおおよその一致のみを確立するための前一致
化動作である。このフェーズは、実際の鏡映化ＲＡＭの
一致化動作中のサービス中プロセッサにおけるバス・エ
ラーを減らすために実行される。（このようなバス・エ
ラーは、サービス中プロセッサが二重化モードに切り替
わることにより発生する。この二重化モードでは、書き
込みはローカルＲＡＭ装置およびリモートＲＡＭ装置の
双方に対して行われるが、実際の鏡映化ＲＡＭの一致化
の手順中なので、鏡映化メモリに対する全ての書き込み
は鏡映化ＲＡＭ装置２０，２０´の双方に複写される。
実施例では、二重化モードは書き込みと読みだしの双方
に適用されるので、一致化動作中に行われた読みだし
は、サービス外プロセッサの鏡映化ＲＡＭが最初の「バ
イアス化」がなされない場合には常に不一致バス・エラ
ーの原因となる。）したがって、サービス中プロセッサ
は非二重化モード（すなわち、サ−ビス外プロセッサの
ＲＡＭ装置にはアクセスできないモード）に移行し、サ
ービス外ＭＰＵ内のプログラムが、標準的なダイレクト
・メモリ・アクセス（ＤＭＡ）法を使用して、サービス
中ＭＰＵの鏡映化ＲＡＭ領域の内容をサービス外ＭＰＵ
の鏡映化ＲＡＭ領域の内容に複写する。この動作は、サ
ービス中ＭＰＵの実行する読みだしあるいは書き込み動
作とは無関係に行われる。このバイアス化は、サービス
中プロセッサの鏡映化ＲＡＭ領域の内容にサービス外プ
ロセッサの鏡映化ＲＡＭ領域をおおよそ一致させる。し
かし、サービス中プロセッサは、バイアス化の間も通常
動作を継続するので、サービス外プロセッサの鏡映化Ｒ
ＡＭにすでに複写済みのアドレスに対して行われたサー
ビス中プロセッサのローカルＲＡＭへの書き込みは、Ｒ
ＡＭバイアス化動作後の鏡映化メモリ領域の内容の不一
致を引き起こす。
【００３５】鏡映化ＲＡＭの同一化は、対のプロセッサ
の鏡映化ＲＡＭ領域のデータ等質性を確立する。この同
一化フェーズが「真」の鏡映化ＲＡＭの同一化手順であ
る。鏡映化ＲＡＭの同一化は、サービス外プロセッサ内
にあるプログラムによって実施される。同一化の開始
時、サービス中プロセッサに、同一化が始まったことを
通知する（すなわち、サービス外プロセッサからプロッ
セサ間バスを経由して割り込み信号が送出される）。こ
の通知を受けるとサービス中プロセッサは、二重化モー
ドに切り替わる。したがって、以後のサービス中プロセ
ッサが発行する書き込みは全て双方のプロセッサの鏡映
化ＲＡＭ領域を更新する。鏡映化ＲＡＭの同一化手順で
は、サービス中プロセッサの鏡映化ＲＡＭ領域の内容を
サービス外プロセッサの鏡映化ＲＡＭ領域に複写する。
このとき、なるべく一度に「ロング・ワード」（すなわ
ち、４バイト）ずつ複写を実行する。ロング・ワードを
複写する度に、リモートＲＡＭ内容とローカルＲＡＭに
複写したロング・ワードを比較する。内容が一致してい
る場合は、双方の鏡映化ＲＡＭ装置の内容が同一となる
まで、次ぎのロング・ワードを複写と比較を続行する。
リモートＲＡＭの内容とローカルＲＡＭに複写したロン
グワードが異なる場合は、動作が成功するか失敗するま
で複写と比較を数回再実行する。この方法は、双方のプ
ロセッサが同時に同じ位置に書き込みを行ったためにＲ
ＡＭ装置の内容が異なってしまったことを想定してい
る。
の鏡映化ＲＡＭ領域のデータ等質性を確立する。この同
一化フェーズが「真」の鏡映化ＲＡＭの同一化手順であ
る。鏡映化ＲＡＭの同一化は、サービス外プロセッサ内
にあるプログラムによって実施される。同一化の開始
時、サービス中プロセッサに、同一化が始まったことを
通知する（すなわち、サービス外プロセッサからプロッ
セサ間バスを経由して割り込み信号が送出される）。こ
の通知を受けるとサービス中プロセッサは、二重化モー
ドに切り替わる。したがって、以後のサービス中プロセ
ッサが発行する書き込みは全て双方のプロセッサの鏡映
化ＲＡＭ領域を更新する。鏡映化ＲＡＭの同一化手順で
は、サービス中プロセッサの鏡映化ＲＡＭ領域の内容を
サービス外プロセッサの鏡映化ＲＡＭ領域に複写する。
このとき、なるべく一度に「ロング・ワード」（すなわ
ち、４バイト）ずつ複写を実行する。ロング・ワードを
複写する度に、リモートＲＡＭ内容とローカルＲＡＭに
複写したロング・ワードを比較する。内容が一致してい
る場合は、双方の鏡映化ＲＡＭ装置の内容が同一となる
まで、次ぎのロング・ワードを複写と比較を続行する。
リモートＲＡＭの内容とローカルＲＡＭに複写したロン
グワードが異なる場合は、動作が成功するか失敗するま
で複写と比較を数回再実行する。この方法は、双方のプ
ロセッサが同時に同じ位置に書き込みを行ったためにＲ
ＡＭ装置の内容が異なってしまったことを想定してい
る。
【００３６】同一化ルーチンはサービス外プロセッサで
実行されるので、サービス中プロセッサのタスク実行は
通常通りに実行される。サービス中プロセッサの通常タ
スクによって要求された鏡映化メモリの更新は、サービ
ス外プロセッサの同一化ルーチンとともにＲＡＭ装置２
０，２０´の双方同時に二重化動作で書き込まれる。こ
の方法によって、同一化処理中でのシーケンス−オリエ
ンテッド・コンシダレーションを除去している。（すな
わち、「背後」で書き込まれるアドレスに関して要請さ
れたメモリの同一化アドレス・ポインタの更新は、通常
タスクのアクセス中に自動的かつ透過的に行われる。）
鏡映化メモリ・マッピングの同一化は、２つの対のプロ
セッサの鏡映化メモリ実体に対してメモリ・マップの等
質性を確立するために実行され、鏡映化ＲＡＭ装置が同
一化された後に実施される。鏡映化メモリ・マッピング
・データ（すなわち、鏡映化メモリ実体の共通アドレス
の割り付け）の同一化は、対のプロセッサの第２のプロ
セッサがサービス中状態へ移行した時、鏡映化メモリ実
体がマップされたすべての動作時間に関して確率されね
ばならない。実体マッピングの同一化手順はサービス外
プロセッサによって実行されるので、サービス中プロセ
ッサの動作時間に対する影響はとるに足りないものであ
る。
実行されるので、サービス中プロセッサのタスク実行は
通常通りに実行される。サービス中プロセッサの通常タ
スクによって要求された鏡映化メモリの更新は、サービ
ス外プロセッサの同一化ルーチンとともにＲＡＭ装置２
０，２０´の双方同時に二重化動作で書き込まれる。こ
の方法によって、同一化処理中でのシーケンス−オリエ
ンテッド・コンシダレーションを除去している。（すな
わち、「背後」で書き込まれるアドレスに関して要請さ
れたメモリの同一化アドレス・ポインタの更新は、通常
タスクのアクセス中に自動的かつ透過的に行われる。）
鏡映化メモリ・マッピングの同一化は、２つの対のプロ
セッサの鏡映化メモリ実体に対してメモリ・マップの等
質性を確立するために実行され、鏡映化ＲＡＭ装置が同
一化された後に実施される。鏡映化メモリ・マッピング
・データ（すなわち、鏡映化メモリ実体の共通アドレス
の割り付け）の同一化は、対のプロセッサの第２のプロ
セッサがサービス中状態へ移行した時、鏡映化メモリ実
体がマップされたすべての動作時間に関して確率されね
ばならない。実体マッピングの同一化手順はサービス外
プロセッサによって実行されるので、サービス中プロセ
ッサの動作時間に対する影響はとるに足りないものであ
る。
【００３７】随伴オーバーレイ・フレームのマッピング
同一化は、鏡映化メモリ実体に関するサービス中プロセ
サのセグメント属性テーブル（ＳＡＴ）をスキャンする
サービス外プロセッサ内のルーチンによって実行され
る。サービス外プロセッサは、サービス中プロセッサの
オーバーレイ・フレーム対のすべてにインデックスを割
り当て、その内の一つオーバーレイ・フレーム対（マッ
プ）を選択する。サービス中プロセッサ内の各セグメン
ト・エントリはスキャンされ、鏡映化メモリ実体が探さ
れる。鏡映化実体に遭遇すると、サービス外プロセッサ
は、サービス中プロセッサのオーバーレイ・フレームか
らサービス外プロセッサのローカル・オーバーレイ・フ
レームへマッピング・データを複写するとともに、同様
の手法でＳＡＴエントリを複写する。同一化手順は引き
続いて鏡映化メモリ実体を同一化するために、ＳＡＴの
スキャンを再開する。この処理は、全ての随伴オーバー
レイ・フレームを同一化するまで継続する。
同一化は、鏡映化メモリ実体に関するサービス中プロセ
サのセグメント属性テーブル（ＳＡＴ）をスキャンする
サービス外プロセッサ内のルーチンによって実行され
る。サービス外プロセッサは、サービス中プロセッサの
オーバーレイ・フレーム対のすべてにインデックスを割
り当て、その内の一つオーバーレイ・フレーム対（マッ
プ）を選択する。サービス中プロセッサ内の各セグメン
ト・エントリはスキャンされ、鏡映化メモリ実体が探さ
れる。鏡映化実体に遭遇すると、サービス外プロセッサ
は、サービス中プロセッサのオーバーレイ・フレームか
らサービス外プロセッサのローカル・オーバーレイ・フ
レームへマッピング・データを複写するとともに、同様
の手法でＳＡＴエントリを複写する。同一化手順は引き
続いて鏡映化メモリ実体を同一化するために、ＳＡＴの
スキャンを再開する。この処理は、全ての随伴オーバー
レイ・フレームを同一化するまで継続する。
【００３８】したがって、実施例の二重化バス構造は、
３ポート・メモリとともに、動的な経路制御能力、戦略
的な冗長化、および実時間同一化を提供する。本発明の
内容と同様なシステムは、アクセス速度および機能冗長
化が要求される場合に選択されるであろう。
３ポート・メモリとともに、動的な経路制御能力、戦略
的な冗長化、および実時間同一化を提供する。本発明の
内容と同様なシステムは、アクセス速度および機能冗長
化が要求される場合に選択されるであろう。
【００３９】多くの本発明に係わる実施例が上述され
た。しかし、本発明の精神と展望から出発しなければ、
様々な修正を行い得ることは理解されないであろう。例
えば、本発明の概念はより大きな冗長化のために、２つ
より多いプロセッサに拡張可能である。更に、特定の部
品の接続は示したが、他の配置や接続は通常の技術で充
分実施できるであろう。
た。しかし、本発明の精神と展望から出発しなければ、
様々な修正を行い得ることは理解されないであろう。例
えば、本発明の概念はより大きな冗長化のために、２つ
より多いプロセッサに拡張可能である。更に、特定の部
品の接続は示したが、他の配置や接続は通常の技術で充
分実施できるであろう。
【００４０】
【発明の効果】以上詳細に説明したとおり、本発明の鏡
映化メモリを備えたマルチプロセッサ・システムによれ
ば、各プロセッサのローカルメモリを共用化かつ鏡映化
し、鏡映化メモリ対の内容の同一化を効率的に行うの
で、高信頼で高速処理が可能なシステムを提供できる。
映化メモリを備えたマルチプロセッサ・システムによれ
ば、各プロセッサのローカルメモリを共用化かつ鏡映化
し、鏡映化メモリ対の内容の同一化を効率的に行うの
で、高信頼で高速処理が可能なシステムを提供できる。
【図１】本発明を使用した通信処理システムのブロック
図である。
図である。
【図２】本発明に係わる鏡映化メモリ方式を備えた二重
化プロセッサ・システムにおける片方のプロセッサ部の
ブロック図である。
化プロセッサ・システムにおける片方のプロセッサ部の
ブロック図である。
１…ホスト計算機、２…ＣＰＵ、３…ホストＬＡＮ、４
…ホスト通信プロセッサ（ＨＣＭ）、５…水平ＬＡＮ、
６…汎用モジュール（ＧＰＭ）、７…リンク・プロセッ
サ・モジュール（ＬＰＭ）、２０…ＲＡＭ、２１…ＲＡ
Ｍバス、２２…ＭＰＵバス・インタフェ−ス、２３…Ｍ
ＰＵバス、２４…ＭＰＵ、２５…プロセッサ間バス−Ｒ
ＡＭバス・インタフェース、２６…内部プロセッサ間バ
ス、２７…外部プロセッサ間インタフェース、２８…外
部プロセッサ間バス、２９…内部プロセッサ間バスーＭ
ＰＵバス・インタフェース、３０…ＬＡＮインタフェー
ス、３１…比較論理装置。
…ホスト通信プロセッサ（ＨＣＭ）、５…水平ＬＡＮ、
６…汎用モジュール（ＧＰＭ）、７…リンク・プロセッ
サ・モジュール（ＬＰＭ）、２０…ＲＡＭ、２１…ＲＡ
Ｍバス、２２…ＭＰＵバス・インタフェ−ス、２３…Ｍ
ＰＵバス、２４…ＭＰＵ、２５…プロセッサ間バス−Ｒ
ＡＭバス・インタフェース、２６…内部プロセッサ間バ
ス、２７…外部プロセッサ間インタフェース、２８…外
部プロセッサ間バス、２９…内部プロセッサ間バスーＭ
ＰＵバス・インタフェース、３０…ＬＡＮインタフェー
ス、３１…比較論理装置。
Claims (13)
- 【請求項１】 少なくとも２つのプロセッサを備えた、
マルチプロセッサ・システムであって、各プロセッサ
は、 （ａ） 少なくとも２つの外部通信経路２８Ａ，２８Ｂ
と、 （ｂ） 少なくとも３つのポート２２，２５Ａ，２５Ｂ
を有したメモリ装置２０と、 （ｃ） 第１のポート２２を介して前記メモリ装置２０
と接続する処理およびメモリ管理装置２４と、 （ｄ） 前記メモリ装置２０の前記少なくとも２つのポ
ートと前記他のプロセッサの少なくとも２つの外部通信
経路２８Ａ，２８Ｂを独立に接続する第１の接続手段２
７Ａ，２７Ｂと、 （ｅ） 前記処理およびメモリ管理装置２４と前記他の
プロセッサの少なくとも２つの外部通信経路２８Ａ，２
８Ｂを独立に接続する第２の接続手段２９Ａ，２７Ａ，
２９Ｂ，２７Ｂと、 を有し、 前記第１の接続手段は少なくとも他の１つのプロセッサ
による前記メモリ装置２０へのアクセスを制御し、前記
第２の接続手段は前記処理およびメモリ管理装置２４に
よる他の少なくとも１つのプロセッサのメモリ装置２０
へのアクセスを制御し、各プロセッサが、自身のメモリ
装置のみ、他の少なくとも１つのプロセッサのメモリ装
置のみ、またはこれらのメモリ装置双方に対して独立に
アクセス可能であるマルチプロセッサ。 - 【請求項２】 更に、前記プロセッサの前記メモリ装置
２０及び他の少なくとも１つの対応するメモリから前記
処理およびメモリ管理装置２４によりアクセスされたデ
ータ値を比較する為に、前記プロセッサの前記メモリ装
置２０及び他の少なくとも１つの対応するメモリから少
なくともデータ値を受けるように接続され、かつ、前記
アクセスされたデータ値が等しくない場合にはエラー状
態を通知するデータ比較手段３１Ａ，３１Ｂを備えた請
求項１記載のマルチプロセッサ。 - 【請求項３】 夫々のプロセッサにおける前記処理およ
びメモリ管理装置２４が生成した所定のデータを、他の
プロセッサの前記メモリ装置の所定領域にも格納するこ
とにより、少なくとも２つのプロセッサにおいて所定の
データを鏡映化した請求項２記載のマルチプロセッサ。 - 【請求項４】 更に、動作の二重化モードを加え、 プロセッサの前記処理およびメモリ管理装置２４が、第
１の外部通信経路２８Ａを介して他のプロセッサの前記
メモリ装置２０をアクセスすると共に、前記プロセッサ
のメモリ装置２０が、第２の外部通信経路２８Ｂを介し
て他のプロセッサによってアクセスされる請求項１記載
のマルチプロセッサ。 - 【請求項５】 前記他の通信経路が動作不可の場合、各
プロセッサは、前記外部通信経路の一つを介して前記他
のプロセッサの前記メモリ装置２０へのアクセスを続行
できる請求項２記載のマルチプロセッサ。 - 【請求項６】 少なくとも２つのプロセッサを備えた、
マルチプロセッサであって、各プロセッサが、 （ａ） 少なくとも３つのポートを有したメモリ装置２
０と、 （ｂ） 第１のポートを介して前記メモリ装置２０と接
続する処理およびメモリ管理装置２４と、 （ｃ） それぞれが前記処理およびメモリ管理装置２４
と接続すると共に、前記メモリ装置２０の個別ポートに
接続する、少なくとも第１および第２の内部プロセッサ
間インタフェース２９Ａ、２９Ｂと、 （ｄ） それぞれが少なくとも前記第１および第２の内
部プロセッサ間インタフェース２９Ａ，２９Ｂの一つに
接続すると共に、前記メモリ装置２０の個別ポート、お
よび他の少なくとも１つのプロセッサの対応する外部プ
ロセッサ間インタフェース２７Ａ，２７Ｂと接続する少
なくとも第１及び第２の外部プロセッサ間インタフェー
ス２７Ａ，２７Ｂと、 を有し、 前記外部および内部プロセッサ間インタフェースが、他
の少なくとも１つのプロセッサによるメモリ装置２０へ
のデータ・アクセスを制御し、前記処理およびメモリ管
理装置２４による他の少なくとも１つのプロセッサのメ
モリ装置２０へのデータ・アクセスを制御し、各プロセ
ッサが、自身のメモリ装置のみ、他の少なくとも１つの
プロセッサのメモリ装置のみ、またはこれらのメモリ装
置双方に対して独立にアクセス可能であるマルチプロセ
ッサ。 - 【請求項７】 更に、前記プロセッサの前記メモリ装置
２０及び他の少なくとも１つの対応するメモリから前記
処理およびメモリ管理装置２４によりアクセスされたデ
ータ値を比較する為に、前記プロセッサの前記メモリ装
置２０及び他の少なくとも１つの対応するメモリから少
なくともデータ値を受けるように接続され、かつ、前記
アクセスされたデータ値が等しくない場合にはエラー状
態を通知するデータ比較手段３１Ａ，３１Ｂを加えた、
請求項６記載のマルチプロセッサ。 - 【請求項８】 夫々のプロセッサにおける前記処理およ
びメモリ管理装置２４が生成した所定のデータを、他の
プロセッサの前記メモリ装置の所定領域にも格納するこ
とにより、少なくとも２つのプロセッサにおいて所定の
データを鏡映化した請求項７記載のマルチプロセッサ。 - 【請求項９】 更に、動作の二重化モードを加え、 プロセッサの前記処理およびメモリ管理装置２４が、前
記第１および第２の外部プロセッサ間インタフェース２
７Ａ，２７Ｂの第１の接続対を介して他のプロセッサの
メモリ装置２０をアクセスすると共に、前記プロセッサ
の前記メモリ装置２０が、前記第１および第２の外部プ
ロセッサ間インタフェース２７Ａ，２７Ｂの第２の接続
対を介して前記他のプロセッサによってアクセスされる
請求項６記載のマルチプロセッサ。 - 【請求項１０】 第１および第２の外部プロセッサ間イ
ンタフェース２７Ａ，２７Ｂの一つの接続対が動作不可
の場合、第１および第２の外部プロセッサ間インタフェ
ース２７Ａ，２７Ｂの他の接続対を介して相手方プロセ
ッサのメモリ装置２０へのアクセスを続行する請求項９
記載のマルチプロセッサ。 - 【請求項１１】 一対のプロセッサを備えた、マルチプ
ロセッサであって、各プロセッサが、 （ａ） メモリ・バス２１と接続したメモリ装置２０
と、 （ｂ） プロセッサ・バス２３と接続した処理およびメ
モリ管理装置２４と、 （ｃ） 前記メモリ装置２０と前記処理およびメモリ管
理装置２４との間のデータ転送を制御する為に、前記メ
モリ・バス２１および前記プロセッサ・バス２３と接続
するメモリ−プロセッサ間インタフェース２２と、 （ｄ） それぞれが第１及び第２の内部プロセッサ間バ
ス２６Ａ，２６Ｂ，および第１及び第２の外部プロセッ
サ間バス２８Ａ，２８Ｂに接続された第１及び第２の外
部プロセッサ間インタフェース２７Ａ，２７Ｂであっ
て、 前記第１及び第２の外部プロセッサ間バス２８Ａ，２８
Ｂは、各々のプロセッサを対応したその一対のプロセッ
サにおける第１及び第２の外部プロセッサ間バス２８
Ａ，２８Ｂ、前記第１及び第２の外部プロセッサ間バス
２８Ａ，２８Ｂとの間の情報転送を制御する為の前記第
１及び第２の外部プロセッサ間バスインタフェース２７
Ａ，２７Ｂ、および第１及び第２の内部プロセッサ間バ
ス２６Ａ，２６Ｂに接続し、 （ｅ） 前記第１および第２の内部プロセッサ間バス２
６Ａ，２６Ｂとプロセッサ・バス２３との間の情報転送
を制御する為に、それぞれが前記第１および第２の内部
プロセッサ間バス２６Ａ，２６Ｂ、および前記プロセッ
サ・バス２３と接続する第１および第２の内部プロセッ
サ間インタフェース２９Ａ，２９Ｂと、 （ｆ） 前記第１および第２の内部プロセッサ間バス２
６Ａ，２６Ｂと前記メモリ・バス２１との情報転送を制
御する為に、それぞれが前記第１および第２の内部プロ
セッサ間バス２６Ａ，２６Ｂ、および前記メモリ・バス
２１と接続する第１および第２のプロセッサ間メモリ・
バスインタフェース２５Ａ，２５Ｂと、 （ｇ） 前記プロセッサの前記メモリ装置２０及びその
一対のプロセッサの対応するメモリから前記処理及びメ
モリ管理装置２４によりアクセスされたデータ値を比較
する為に、前記プロセッサの前記メモリ装置２０及びそ
の一対のプロセッサの対応するメモリから少なくともデ
ータ値を受けるように接続され、かつ、前記アクセスさ
れたデータ値が等しくない場合にはエラー状態を通知す
るデータ比較手段３１ａ，３１ｂと、 を有し、 各プロセッサが、自身のメモリ装置２０のみ、その一対
のプロセッサのメモリ装置２０のみ、またはこれらのメ
モリ装置双方に対して独立にアクセス可能であるマルチ
プロセッサ。 - 【請求項１２】 各プロセッサが、 少なくとも２つの外部通信経路２８Ａ，２８Ｂと、 少なくとも３つのポート２２，２５Ａ，２５Ｂを有する
メモリ装置２０と、 第１のポート２２を介して前記メモリ装置２０と接続す
る処理およびメモリ管理装置２４と、 前記メモリ装置２０の少なくとも２つのポート２５Ａ，
２５Ｂと前記他のプロセッサの少なくとも２つの外部通
信経路２８Ａ，２８Ｂとを独立に接続する第１の接続手
段２７Ａ，２７Ｂと、 処理およびメモリ管理装置２４を前記他のプロセッサの
少なくとも２つの外部通信経路２８Ａ，２８Ｂに独立に
接続する第２の接続手段２９Ａ，２７Ａ，２９Ｂ，２７
Ｂと、 前記プロセッサの前記メモリ装置２０及び他の少なくと
も１つの対応するメモリから前記処理及びメモリ管理装
置２４によりアクセスされたデータ値を比較する為に、
前記プロセッサの前記メモリ装置２０及び他の少なくと
も１つの対応するメモリから少なくともデータ値を受け
るように接続され、かつ、前記アクセスされたデータ値
が等しくない場合にはエラー状態を通知するデータ比較
手段３１Ａ，３１Ｂと、 を備えたデータ共用マルチプロセッサのメモリ装置内の
データ内容を同一化する方法であって、 （ａ） 一つのプロセッサをサービス外モードで操作
し、そのサービス外プロセッサが第２のプロセッサのメ
モリ装置２０をアクセス可能な状態になるステップと、 （ｂ） 前記第２のプロセッサをサービス中の非二重化
モードで操作し、前記サービス中のプロセッサは前記サ
ービス外プロセッサのメモリ装置２０にアクセスできな
いが少なくとも１つのタスクの実行動作を行うステップ
と、 （ｃ） サービス中プロセッサの少なくとも１つの動作
中タスクの実行と同時に、通信経路２８Ａ，２８Ｂの一
方を介して、サービス中プロセッサのメモリ装置２０か
ら前記サービス外プロセッサのメモリ装置２０へ所定の
データを複写するステップと、 （ｄ） 全ての所定データを複写後、サービス中プロセ
ッサを、二重化モードに遷移させる前記サービス中プロ
セッサが少なくとも１つのタスクの実行動作を行いなが
ら前記サービス外プロセッサのメモリ装置２０をアクセ
スが可能になるステップと、 （ｅ） サービス中プロセッサの少なくとも１つの動作
中タスクの実行と同時に、前記通信経路２８Ａ，２８Ｂ
の一方を介して、前記サービス中プロセッサのメモリ装
置２０からサービス外プロセッサのメモリ装置２０へ所
定のデータの一部を再複写するステップと、 （ｆ） 前記サービス中プロセッサのメモリ装置２０内
の再複写部分のデータを前記サービス中プロセッサにメ
モリ装置２０からの対応部分のデータと比較し、等しく
なければエラーを表示するステップと、 （ｇ） 少なくとも１つの動作中タスクのサービス中プ
ロセッサにおける実行によるデータ変化を前記サービス
外プロセッサのメモリ装置２０に書き込むステップと、 （ｈ） 全ての所定データが前記サービス外プロセッサ
のメモリ装置２０へ再複写されるまでステップ（ｅ）か
らステップ（ｇ）を繰り返すステップと、 （ｉ） 最後に、サービス外プロセッサをサービス中モ
ードに遷移させるステップを備えたデータ同一化方法。 - 【請求項１３】 各プロセッサが、 少なくとも２つの外部通信経路２８Ａ，２８Ｂと、 少なくとも３つのポート２２，２５Ａ，２５Ｂを有する
メモリ装置２０と、 第１のポート２２を介して前記メモリ装置２０と接続す
る処理およびメモリ管理装置２４と、 前記メモリ装置２０の少なくとも２つのポート２５Ａ，
２５Ｂと前記他のプロセッサの少なくとも２つの外部通
信経路２８Ａ，２８Ｂとを独立に接続し、他の少なくと
も１つのプロセッサによるメモリ装置２０へのデータア
クセスを制御する第１の接続手段２７Ａ，２７Ｂと、 処理およびメモリ管理装置２４を前記他のプロセッサの
少なくとも２つの外部通信経路２８Ａ，２８Ｂに独立に
接続し、前記処理およびメモリ管理装置２４による他の
少なくとも１つのプロセッサのメモリ装置２０に対する
データアクセスを制御する第２の接続手段２９Ａ，２７
Ａ，２９Ｂ，２７Ｂと、 前記プロセッサの前記メモリ装置２０及び他の少なくと
も１つの対応するメモリから前記処理及びメモリ管理装
置２４によりアクセスされたデータ値を比較する為に、
前記プロセッサの前記メモリ装置２０及び他の少なくと
も１つの対応するメモリから少なくともデータ値を受け
るように接続され、かつ、前記アクセスされたデータ値
が等しくない場合にはエラー状態を通知するデータ比較
手段３１Ａ，３１Ｂと、 を備え、各プロセッサは自身のメモリ装置のみ、他の少
なくとも１つのプロセッサのメモリ装置のみ、またはこ
れらのメモリ装置双方に対して独立にアクセス可能なデ
ータ共用マルチプロセッサのメモリ装置内のデータ内容
を同一化する方法であって、 （ａ） 一つのプロセッサをサービス外モードで操作
し、そのサービス外プロセッサが第２のプロセッサのメ
モリ装置２０をアクセス可能な状態になるステップと、 （ｂ） 前記第２のプロセッサをサービス中の非二重化
モードで操作し、前記サービス中のプロセッサは前記サ
ービス外プロセッサのメモリ装置２０にアクセスできな
いが少なくとも１つのタスクの実行動作を行うステップ
と、 （ｃ） サービス中プロセッサの少なくとも１つの動作
中タスクの実行と同時に、通信経路２８Ａ，２８Ｂの一
方を介して、サービス中プロセッサのメモリ装置２０か
ら前記サービス外プロセッサのメモリ装置２０へ所定の
データを複写するステップと、 （ｄ） 全ての所定データを複写後、サービス中プロセ
ッサを、二重化モードに遷移させる前記サービス中プロ
セッサが少なくとも１つのタスクの実行動作を行いなが
ら前記サービス外プロセッサのメモリ装置２０をアクセ
スが可能になるステップと、 （ｅ） サービス中プロセッサの少なくとも１つの動作
中タスクの実行と同時に、前記通信経路２８Ａ，２８Ｂ
の一方を介して、前記サービス中プロセッサのメモリ装
置２０からサービス外プロセッサのメモリ装置２０へ所
定のデータの一部を再複写するステップと、 （ｆ） 前記サービス中プロセッサのメモリ装置２０内
の再複写部分のデータを前記サービス中プロセッサにメ
モリ装置２０からの対応部分のデータと比較し、等しく
なければエラーを表示するステップと、 （ｇ） 少なくとも１つの動作中タスクのサービス中プ
ロセッサにおける実行によるデータ変化を前記サービス
外プロセッサのメモリ装置２０に書き込むステップと、 （ｈ） 全ての所定データが前記サービス外プロセッサ
のメモリ装置２０へ再複写されるまでステップ（ｅ）か
らステップ（ｇ）を繰り返すステップと、 （ｉ） 最後に、サービス外プロセッサをサービス中モ
ードに遷移させるステップを備えたデータ同一化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73204091A | 1991-07-18 | 1991-07-18 | |
| US07/732040 | 1991-07-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242060A true JPH05242060A (ja) | 1993-09-21 |
Family
ID=24941949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191157A Pending JPH05242060A (ja) | 1991-07-18 | 1992-07-17 | マルチプロセッサ及びデータ同一化方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5495570A (ja) |
| EP (1) | EP0528538B1 (ja) |
| JP (1) | JPH05242060A (ja) |
| DE (1) | DE69227956T2 (ja) |
| FI (1) | FI923273A (ja) |
| SE (1) | SE9202182D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012519921A (ja) * | 2009-03-09 | 2012-08-30 | アルカテル−ルーセント | 装置を遠隔設定するための方法およびシステム |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619642A (en) * | 1994-12-23 | 1997-04-08 | Emc Corporation | Fault tolerant memory system which utilizes data from a shadow memory device upon the detection of erroneous data in a main memory device |
| EP0721162A2 (en) * | 1995-01-06 | 1996-07-10 | Hewlett-Packard Company | Mirrored memory dual controller disk storage system |
| US5758067A (en) * | 1995-04-21 | 1998-05-26 | Hewlett-Packard Co. | Automated tape backup system and method |
| JPH0926892A (ja) * | 1995-04-27 | 1997-01-28 | Tandem Comput Inc | 遠隔的に複製されかつ動的に再構成可能なメモリを有するコンピュータシステム |
| JP3590203B2 (ja) * | 1996-07-16 | 2004-11-17 | 株式会社東芝 | 記憶手段の制御方法及びその装置 |
| US6049847A (en) * | 1996-09-16 | 2000-04-11 | Corollary, Inc. | System and method for maintaining memory coherency in a computer system having multiple system buses |
| US5897656A (en) * | 1996-09-16 | 1999-04-27 | Corollary, Inc. | System and method for maintaining memory coherency in a computer system having multiple system buses |
| US6006307A (en) * | 1997-11-13 | 1999-12-21 | Advanced Micro Devices, Inc. | Computer system employing a mirrored memory system for providing prefetch bandwidth |
| US6185662B1 (en) * | 1997-12-22 | 2001-02-06 | Nortel Networks Corporation | High availability asynchronous computer system |
| US6360281B1 (en) * | 1998-05-29 | 2002-03-19 | 3Com Corporation | System and method for communicating with a serial communications device using multiple virtual ports |
| US6253209B1 (en) * | 1998-07-07 | 2001-06-26 | International Business Machines Corporation | Method for parallel, remote administration of mirrored and alternate volume groups in a distributed data processing system |
| GB2340627B (en) * | 1998-08-13 | 2000-10-04 | Plessey Telecomm | Data processing system |
| JP2000231546A (ja) * | 1999-02-12 | 2000-08-22 | Univ Hiroshima | 共有メモリ |
| US6341328B1 (en) * | 1999-04-20 | 2002-01-22 | Lucent Technologies, Inc. | Method and apparatus for using multiple co-dependent DMA controllers to provide a single set of read and write commands |
| US6981176B2 (en) * | 1999-05-10 | 2005-12-27 | Delphi Technologies, Inc. | Secured microcontroller architecture |
| AU7108500A (en) * | 1999-08-31 | 2001-03-26 | Times N Systems, Inc. | Efficient page allocation |
| US6658589B1 (en) | 1999-12-20 | 2003-12-02 | Emc Corporation | System and method for backup a parallel server data storage system |
| US6615375B1 (en) | 2000-02-03 | 2003-09-02 | International Business Machines Corporation | Method and apparatus for tolerating unrecoverable errors in a multi-processor data processing system |
| US7369838B1 (en) | 2000-10-03 | 2008-05-06 | At&T Corporation | Intra-premises wireless broadband service using lumped and distributed wireless radiation from cable source input |
| US6785783B2 (en) * | 2000-11-30 | 2004-08-31 | International Business Machines Corporation | NUMA system with redundant main memory architecture |
| US6715101B2 (en) | 2001-03-15 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Redundant controller data storage system having an on-line controller removal system and method |
| US6802023B2 (en) | 2001-03-15 | 2004-10-05 | Hewlett-Packard Development Company, L.P. | Redundant controller data storage system having hot insertion system and method |
| US6708285B2 (en) | 2001-03-15 | 2004-03-16 | Hewlett-Packard Development Company, L.P. | Redundant controller data storage system having system and method for handling controller resets |
| US6773083B2 (en) | 2001-08-29 | 2004-08-10 | Lexmark International, Inc. | Method and apparatus for non-volatile memory usage in an ink jet printer |
| US6938124B2 (en) | 2002-07-19 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Hardware assisted communication between processors |
| US7275181B2 (en) * | 2003-03-26 | 2007-09-25 | International Business Machines Corporation | Autonomic embedded computing “dynamic storage subsystem morphing” |
| US7330930B1 (en) * | 2004-03-09 | 2008-02-12 | Adaptec, Inc. | Method and apparatus for balanced disk access load distribution |
| US7384146B2 (en) * | 2005-06-28 | 2008-06-10 | Carestream Health, Inc. | Health care kiosk having automated diagnostic eye examination and a fulfillment remedy based thereon |
| US7849369B2 (en) * | 2005-10-25 | 2010-12-07 | Waratek Pty Ltd. | Failure resistant multiple computer system and method |
| WO2008040079A1 (en) * | 2006-10-05 | 2008-04-10 | Waratek Pty Limited | Multiple network connections for multiple computers |
| US20080140633A1 (en) * | 2006-10-05 | 2008-06-12 | Holt John M | Synchronization with partial memory replication |
| US20080133692A1 (en) * | 2006-10-05 | 2008-06-05 | Holt John M | Multiple computer system with redundancy architecture |
| US20080155127A1 (en) * | 2006-10-05 | 2008-06-26 | Holt John M | Multi-path switching networks |
| US20080133688A1 (en) * | 2006-10-05 | 2008-06-05 | Holt John M | Multiple computer system with dual mode redundancy architecture |
| US20080133869A1 (en) * | 2006-10-05 | 2008-06-05 | Holt John M | Redundant multiple computer architecture |
| US20100049268A1 (en) * | 2007-02-20 | 2010-02-25 | Avery Biomedical Devices, Inc. | Master/slave processor configuration with fault recovery |
| US7644238B2 (en) | 2007-06-01 | 2010-01-05 | Microsoft Corporation | Timestamp based transactional memory |
| US9152511B2 (en) * | 2008-06-20 | 2015-10-06 | Freescale Semiconductor, Inc. | System for dynamically distributing an available memory resource to redundant and non-redundant storage areas using RAM routing logic |
| EP2294580B1 (en) * | 2008-06-20 | 2014-04-02 | Freescale Semiconductor, Inc. | Memory system with redundant data storage and error correction |
| US7870365B1 (en) | 2008-07-07 | 2011-01-11 | Ovics | Matrix of processors with data stream instruction execution pipeline coupled to data switch linking to neighbor units by non-contentious command channel / data channel |
| US7958341B1 (en) | 2008-07-07 | 2011-06-07 | Ovics | Processing stream instruction in IC of mesh connected matrix of processors containing pipeline coupled switch transferring messages over consecutive cycles from one link to another link or memory |
| US8145880B1 (en) | 2008-07-07 | 2012-03-27 | Ovics | Matrix processor data switch routing systems and methods |
| US8131975B1 (en) | 2008-07-07 | 2012-03-06 | Ovics | Matrix processor initialization systems and methods |
| US8327114B1 (en) | 2008-07-07 | 2012-12-04 | Ovics | Matrix processor proxy systems and methods |
| FR3078439A1 (fr) * | 2018-02-27 | 2019-08-30 | Stmicroelectronics (Rousset) Sas | Procede de gestion du routage de transactions entre des equipements sources, au moins un equipement cible, par exemple une memoire multiports, et systeme sur puce correspondant |
| CN108829631A (zh) * | 2018-04-27 | 2018-11-16 | 江苏华存电子科技有限公司 | 一种提升多核处理器的信息管理方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT285689B (de) * | 1968-03-29 | 1970-11-10 | Siemens Ag | Zentralgesteuerte Vermittlungsanlage der Fernmelde-, insbesondere Fernsprechtechnik |
| US3864670A (en) * | 1970-09-30 | 1975-02-04 | Yokogawa Electric Works Ltd | Dual computer system with signal exchange system |
| US4228496A (en) * | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
| JPS59142799A (ja) * | 1983-02-04 | 1984-08-16 | Hitachi Ltd | バツクアツプ用蓄電装置付二重化記憶装置 |
| JP2886856B2 (ja) * | 1986-04-09 | 1999-04-26 | 株式会社日立製作所 | 二重化バス接続方式 |
| US4907231A (en) * | 1987-05-06 | 1990-03-06 | Fuji Photo Film Co., Ltd. | Memory cartridge-connectable electronic device such as electronic still video camera |
| US4933838A (en) * | 1987-06-03 | 1990-06-12 | The Boeing Company | Segmentable parallel bus for multiprocessor computer systems |
| US5204952A (en) * | 1988-07-18 | 1993-04-20 | Northern Telecom Limited | Duplex processor arrangement for a switching system |
| JPH0814797B2 (ja) * | 1988-11-14 | 1996-02-14 | 日本電気株式会社 | 二重化処理装置におけるチェック方法 |
| US5237670A (en) * | 1989-01-30 | 1993-08-17 | Alantec, Inc. | Method and apparatus for data transfer between source and destination modules |
| JPH02294723A (ja) * | 1989-05-09 | 1990-12-05 | Mitsubishi Electric Corp | 補助記憶装置の２重化制御方法 |
| JPH0317760A (ja) * | 1989-06-14 | 1991-01-25 | Mitsubishi Electric Corp | データ書込み確認方式 |
| US5185884A (en) * | 1990-01-24 | 1993-02-09 | International Business Machines Corporation | Computer controlled optimized pairing of disk units |
| US5166936A (en) * | 1990-07-20 | 1992-11-24 | Compaq Computer Corporation | Automatic hard disk bad sector remapping |
| US5157663A (en) * | 1990-09-24 | 1992-10-20 | Novell, Inc. | Fault tolerant computer system |
-
1992
- 1992-07-16 DE DE69227956T patent/DE69227956T2/de not_active Expired - Fee Related
- 1992-07-16 EP EP92306520A patent/EP0528538B1/en not_active Expired - Lifetime
- 1992-07-16 SE SE9202182A patent/SE9202182D0/xx unknown
- 1992-07-17 JP JP4191157A patent/JPH05242060A/ja active Pending
- 1992-07-17 FI FI923273A patent/FI923273A/fi unknown
-
1994
- 1994-10-26 US US08/329,326 patent/US5495570A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012519921A (ja) * | 2009-03-09 | 2012-08-30 | アルカテル−ルーセント | 装置を遠隔設定するための方法およびシステム |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0528538A3 (en) | 1994-05-18 |
| US5495570A (en) | 1996-02-27 |
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