JPH05241893A - プロセッサの実行状態の情報収集方法 - Google Patents
プロセッサの実行状態の情報収集方法Info
- Publication number
- JPH05241893A JPH05241893A JP4042669A JP4266992A JPH05241893A JP H05241893 A JPH05241893 A JP H05241893A JP 4042669 A JP4042669 A JP 4042669A JP 4266992 A JP4266992 A JP 4266992A JP H05241893 A JPH05241893 A JP H05241893A
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Abstract
(57)【要約】
【目的】 情報処理装置におけるソフトウェアデバッグ
の情報収集方法に関し、プロセッサの実行状態を実際の
動作状態でリアルタイムにトレース情報収集することを
目的とする。 【構成】 通常モード用の第１のプロセッサ１と主記憶
装置２と入出力制御装置３との間を、アドレスバス５と
データバス６と制御信号線７により接続して情報処理動
作を行う情報処理装置において、該通常モード用の第１
のプロセッサ１と同一構成の１チップの集積回路で同一
の内部動作を行うトレースモード用の第２のプロセッサ
８と、該第２のプロセッサ８に接続されるトレースメモ
リ４を設け、該第１のプロセッサ１は通常モードに設定
されデータ処理を行い、該第２のプロセッサ８はトレー
スモードに設定され、内部動作は第１のプロセッサ１と
同一で制御信号等の出力信号の替わりに実行アドレスを
出力し、該実行アドレスはトレースメモリ４に格納され
るように構成する。
の情報収集方法に関し、プロセッサの実行状態を実際の
動作状態でリアルタイムにトレース情報収集することを
目的とする。 【構成】 通常モード用の第１のプロセッサ１と主記憶
装置２と入出力制御装置３との間を、アドレスバス５と
データバス６と制御信号線７により接続して情報処理動
作を行う情報処理装置において、該通常モード用の第１
のプロセッサ１と同一構成の１チップの集積回路で同一
の内部動作を行うトレースモード用の第２のプロセッサ
８と、該第２のプロセッサ８に接続されるトレースメモ
リ４を設け、該第１のプロセッサ１は通常モードに設定
されデータ処理を行い、該第２のプロセッサ８はトレー
スモードに設定され、内部動作は第１のプロセッサ１と
同一で制御信号等の出力信号の替わりに実行アドレスを
出力し、該実行アドレスはトレースメモリ４に格納され
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置におけるソ
フトウェアデバッグの情報収集方法に関する。情報処理
装置においては使用するソフトウェアが該装置に適合し
ているかどうかをチェックするため随時ソフトウェアを
デバッグすることが必要である。このソフトウェアのデ
バッグの方法としてはプログラムの走行アドレスをトレ
ースする方法があり、特に実際に動作させる装置にこの
機能が備わっているとデバッグに有用である。
フトウェアデバッグの情報収集方法に関する。情報処理
装置においては使用するソフトウェアが該装置に適合し
ているかどうかをチェックするため随時ソフトウェアを
デバッグすることが必要である。このソフトウェアのデ
バッグの方法としてはプログラムの走行アドレスをトレ
ースする方法があり、特に実際に動作させる装置にこの
機能が備わっているとデバッグに有用である。
【０００２】しかしながら近年情報処理装置のアーキテ
クチャの進歩により、命令の先取りが行われるようにな
ると、メモリパス上に現れる命令フェッチ（取得）アド
レスとプロセッサの実行アドレスの対応は困難になり、
更に半導体テクノロジ（技術）の進歩によりキャッシュ
メモリ（主メモリの一部コピー）を１チップ内に集積し
た処理装置では、内蔵キャッシュメモリにヒットしたア
クセスは外部に現れないため、走行アドレスをトレース
することは不可能に近い。
クチャの進歩により、命令の先取りが行われるようにな
ると、メモリパス上に現れる命令フェッチ（取得）アド
レスとプロセッサの実行アドレスの対応は困難になり、
更に半導体テクノロジ（技術）の進歩によりキャッシュ
メモリ（主メモリの一部コピー）を１チップ内に集積し
た処理装置では、内蔵キャッシュメモリにヒットしたア
クセスは外部に現れないため、走行アドレスをトレース
することは不可能に近い。
【０００３】一つの命令実行毎或いは、分岐命令実行毎
にデバッグトラップを発生させてソフトウェアにより情
報収集する方法もあるが、実動作状態でリアルタイムに
情報収集する方法は無く、プロセッサの実動作状態での
プログラムの走行アドレスをトレースする必要が生じて
きている。
にデバッグトラップを発生させてソフトウェアにより情
報収集する方法もあるが、実動作状態でリアルタイムに
情報収集する方法は無く、プロセッサの実動作状態での
プログラムの走行アドレスをトレースする必要が生じて
きている。
【０００４】
【従来の技術】従来の情報処理装置の実行状態における
情報収集方法のブロック構成図を図４に示す。図におい
て、21はプロセッサ（ＣＰＵ）、22は主記憶装置（Ｍ
Ｍ）、23は入出力制御装置（ＩＯＣ）、24はトレース制
御装置、25はアドレスバス、26はデータバス、27は制御
信号線を示す。入出力制御装置23にはディスク装置（Ｈ
Ｄ）、磁気テープ（ＭＴ）、コンソール（キーボード、
ディスプレイ）等の入出力装置が接続されている。
情報収集方法のブロック構成図を図４に示す。図におい
て、21はプロセッサ（ＣＰＵ）、22は主記憶装置（Ｍ
Ｍ）、23は入出力制御装置（ＩＯＣ）、24はトレース制
御装置、25はアドレスバス、26はデータバス、27は制御
信号線を示す。入出力制御装置23にはディスク装置（Ｈ
Ｄ）、磁気テープ（ＭＴ）、コンソール（キーボード、
ディスプレイ）等の入出力装置が接続されている。
【０００５】プロセッサ21からは制御信号線27により各
種制御信号が主記憶装置22や入出力制御装置23等に送ら
れ、アドレスバス25によりアドレス信号が主記憶装置22
や入出力制御装置23やトレースメモリ24に送られ、デー
タバス26によりこれら各装置との間でデータ信号の送受
を行っている。トレース制御装置24はＲＡＭと制御部か
ら構成され、プロセッサ21からのアドレス信号及びデー
タ信号をすべて受信し、受信した内容をトレースしてお
き制御信号により取り出すことが出来る。
種制御信号が主記憶装置22や入出力制御装置23等に送ら
れ、アドレスバス25によりアドレス信号が主記憶装置22
や入出力制御装置23やトレースメモリ24に送られ、デー
タバス26によりこれら各装置との間でデータ信号の送受
を行っている。トレース制御装置24はＲＡＭと制御部か
ら構成され、プロセッサ21からのアドレス信号及びデー
タ信号をすべて受信し、受信した内容をトレースしてお
き制御信号により取り出すことが出来る。
【０００６】ＣＰＵ21はＭＭ22に実行するアドレス命令
を送出し、ＭＭ22から命令を表すデータが出力される。
ＭＭ22から出力されたデータをＣＰＵ21で取り込み、入
出力装置やメモリに対する命令や演算に対する命令を実
行することができる。これらの命令アドレスやデータは
アドレスバス25やデータバス26により送受信されるが、
トレースメモリ24ではこれらのバスを監視してアドレス
命令やデータをトレース（蓄積）することができる。
を送出し、ＭＭ22から命令を表すデータが出力される。
ＭＭ22から出力されたデータをＣＰＵ21で取り込み、入
出力装置やメモリに対する命令や演算に対する命令を実
行することができる。これらの命令アドレスやデータは
アドレスバス25やデータバス26により送受信されるが、
トレースメモリ24ではこれらのバスを監視してアドレス
命令やデータをトレース（蓄積）することができる。
【０００７】
【発明が解決しようとする課題】しかし、ＣＰＵからの
命令の先取りが行われると、メモリバス上に現れる命令
フェッチアドレスと実行アドレスの対応が難しくなり、
また、キャッシュメモリを１チップ内に集積したＣＰＵ
では、内蔵キャッシュにヒットしたアクセスは外部に現
れないため、走行アドレスをトレースすることは不可能
である。したがって、実動作状態でリアルタイムに情報
収集する方法がない。
命令の先取りが行われると、メモリバス上に現れる命令
フェッチアドレスと実行アドレスの対応が難しくなり、
また、キャッシュメモリを１チップ内に集積したＣＰＵ
では、内蔵キャッシュにヒットしたアクセスは外部に現
れないため、走行アドレスをトレースすることは不可能
である。したがって、実動作状態でリアルタイムに情報
収集する方法がない。
【０００８】本発明は、命令の先取りやキャッシュメモ
リの内蔵などによりバスの監視では実行状態の情報収集
が出来ないシステムに対して、実際の動作状態をリアル
タイムに情報収集する手段を開発することを目的とす
る。
リの内蔵などによりバスの監視では実行状態の情報収集
が出来ないシステムに対して、実際の動作状態をリアル
タイムに情報収集する手段を開発することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の原理構成図を図
１に示す。図において、１は通常モード用の第１のプロ
セッサ、２は主記憶装置、３は入出力制御装置、８はト
レースモード用の第２のプロセッサ、４はトレースメモ
リ、５はアドレスバス、６はデータバス、７は制御信号
線を示す。通常モード用の第１のプロセッサ１とトレー
スモード用の第２のプロセッサ８とは、同一構成の１チ
ップの集積回路であり、同一の内部動作を行う処理装置
である。
１に示す。図において、１は通常モード用の第１のプロ
セッサ、２は主記憶装置、３は入出力制御装置、８はト
レースモード用の第２のプロセッサ、４はトレースメモ
リ、５はアドレスバス、６はデータバス、７は制御信号
線を示す。通常モード用の第１のプロセッサ１とトレー
スモード用の第２のプロセッサ８とは、同一構成の１チ
ップの集積回路であり、同一の内部動作を行う処理装置
である。
【００１０】第１のプロセッサ１は通常モードに設定さ
れデータ処理を行う。第２のプロセッサ８はトレースモ
ードに設定され、内部動作は第１のプロセッサ１と同一
で制御信号等の出力信号の替わりに実行アドレス情報を
出力する。実行アドレス情報はトレースメモリ４に格納
される。トレースメモリ４の内容は図示されない手段に
より、第１のプロセッサ１から、または専用のコンソー
ル等から読み出される。
れデータ処理を行う。第２のプロセッサ８はトレースモ
ードに設定され、内部動作は第１のプロセッサ１と同一
で制御信号等の出力信号の替わりに実行アドレス情報を
出力する。実行アドレス情報はトレースメモリ４に格納
される。トレースメモリ４の内容は図示されない手段に
より、第１のプロセッサ１から、または専用のコンソー
ル等から読み出される。
【００１１】
【作用】プロセッサ設定用に通常モードとトレースモー
ドを設け、外部から例えば端子の電位によってモードの
設定が行われるようにする。トレースモードにおいて、
プロセッサは入力信号に基づいて通常モードと全く同じ
データ処理を行い、通常モードにおいては外部の制御の
ためなどに用いられている出力端子を、実行中のアドレ
スとラッチタイミングの出力のために切り換える。入出
力端子は出力モードのときはハイ・インピーダンス状態
となる。
ドを設け、外部から例えば端子の電位によってモードの
設定が行われるようにする。トレースモードにおいて、
プロセッサは入力信号に基づいて通常モードと全く同じ
データ処理を行い、通常モードにおいては外部の制御の
ためなどに用いられている出力端子を、実行中のアドレ
スとラッチタイミングの出力のために切り換える。入出
力端子は出力モードのときはハイ・インピーダンス状態
となる。
【００１２】トレースモードのプロセッサ８の入力端子
と入出力端子に、通常モードのプロセッサ１の入力端子
と入出力端子に接続されている信号線を接続して、トレ
ースモードのプロセッサ８と通常モードのプロセッサ１
を並列に配置して動作させることにより、通常モードの
プロセッサ１がデータ処理の結果を出力するのと同時
に、トレースモードのプロセッサ８が実行アドレスを出
力するようにして、実動作状態でリアルタイムの情報収
集が可能となる。
と入出力端子に、通常モードのプロセッサ１の入力端子
と入出力端子に接続されている信号線を接続して、トレ
ースモードのプロセッサ８と通常モードのプロセッサ１
を並列に配置して動作させることにより、通常モードの
プロセッサ１がデータ処理の結果を出力するのと同時
に、トレースモードのプロセッサ８が実行アドレスを出
力するようにして、実動作状態でリアルタイムの情報収
集が可能となる。
【００１３】なおプロセッサはリセットによって、動作
に影響を与えるような内部の不定要素を無くすように構
成されているものとする。
に影響を与えるような内部の不定要素を無くすように構
成されているものとする。
【００１４】
【実施例】本発明のプロセッサのブロック構成図の実施
例を図２と図３に示す。図２の実施例（その１）はトレ
ースメモリを外部に接続する場合を示し、図３の他の実
施例（その２）はトレースメモリを内蔵する場合を示
す。図において、11はプロセッサ（ＣＰＵ）、12は命令
制御部（ＩＵ）、13は命令実行部（ＥＵ）、14はメモリ
アクセス制御部（ＳＵ）、15はバスアクセス制御部（Ｂ
Ｕ）、16はキャッシュメモリ（ＣＭ）、17はトレースメ
モリ（ＴＭ）を示す。
例を図２と図３に示す。図２の実施例（その１）はトレ
ースメモリを外部に接続する場合を示し、図３の他の実
施例（その２）はトレースメモリを内蔵する場合を示
す。図において、11はプロセッサ（ＣＰＵ）、12は命令
制御部（ＩＵ）、13は命令実行部（ＥＵ）、14はメモリ
アクセス制御部（ＳＵ）、15はバスアクセス制御部（Ｂ
Ｕ）、16はキャッシュメモリ（ＣＭ）、17はトレースメ
モリ（ＴＭ）を示す。
【００１５】図２の実施例（その１）において、バスア
クセス制御部15にセレクタ（ＳＥＬ）を有し、モード切
換信号により通常モードかトレースモードかをセレクタ
が選択する。通常モードの場合はメモリアクセス制御部
14からの制御線ｃを選択し、トレースモードの場合は命
令制御部12のプログラムカウンタ（ＰＣ）からの内部情
報ｉを選択し、制御信号を外部のトレースメモリに接続
してラッチタイミングを送出すると共に実行アドレスを
送出する。
クセス制御部15にセレクタ（ＳＥＬ）を有し、モード切
換信号により通常モードかトレースモードかをセレクタ
が選択する。通常モードの場合はメモリアクセス制御部
14からの制御線ｃを選択し、トレースモードの場合は命
令制御部12のプログラムカウンタ（ＰＣ）からの内部情
報ｉを選択し、制御信号を外部のトレースメモリに接続
してラッチタイミングを送出すると共に実行アドレスを
送出する。
【００１６】命令実行部13は演算ユニット（ＡＵ）とレ
ジスタセット（Ｒ）からなり、メモリアクセス制御部14
に命令を出し、メモリアクセス制御部14は命令制御部12
と命令実行部13からの命令をキャッシュメモリ16にアク
セスすると共に、バスアクセス制御部15によりバスを経
由して主メモリにアクセスする。したがって通常モード
の場合もトレースモードの場合も実行アドレスは同一で
ある。
ジスタセット（Ｒ）からなり、メモリアクセス制御部14
に命令を出し、メモリアクセス制御部14は命令制御部12
と命令実行部13からの命令をキャッシュメモリ16にアク
セスすると共に、バスアクセス制御部15によりバスを経
由して主メモリにアクセスする。したがって通常モード
の場合もトレースモードの場合も実行アドレスは同一で
ある。
【００１７】図３の他の実施例（その２）において、ト
レースメモリ17はプロセッサ11に内蔵されており、命令
制御部12のプログラムカウンタ（ＰＣ）からの内部情報
ｉを常時蓄積しておき、バスアクセス制御部15を出力指
示信号ＤＵＭＰにより制御することにより、トレースメ
モリ17に蓄積されている内部情報を出力指示することが
出来る。出力指示はソフトウェアにより指示することも
出来る。なお、点線内の部分はピギーバック搭載（二重
チップ搭載）とすることも可能である。
レースメモリ17はプロセッサ11に内蔵されており、命令
制御部12のプログラムカウンタ（ＰＣ）からの内部情報
ｉを常時蓄積しておき、バスアクセス制御部15を出力指
示信号ＤＵＭＰにより制御することにより、トレースメ
モリ17に蓄積されている内部情報を出力指示することが
出来る。出力指示はソフトウェアにより指示することも
出来る。なお、点線内の部分はピギーバック搭載（二重
チップ搭載）とすることも可能である。
【００１８】
【発明の効果】命令先取りのための命令プリフェッチや
キャッシュメモリの内蔵などにより、バスの監視では実
行状態の情報収集ができないシステムに対して、実際の
動作状態をリアルタイムに情報収集する手段が得られ
る。
キャッシュメモリの内蔵などにより、バスの監視では実
行状態の情報収集ができないシステムに対して、実際の
動作状態をリアルタイムに情報収集する手段が得られ
る。
【図１】 本発明の原理構成図
【図２】 実施例のブロック構成図（その１）
【図３】 実施例のブロック構成図（その２）
【図４】 従来例のブロック構成図
１ 第１のプロセッサ ２，22 主記憶装置 ３，23 入出力制御装置 ４，24，17 トレースメモリ ５，25 アドレスバス ６，26 データバス ７，27 制御信号線 ８ 第２のプロセッサ 11，21 プロセッサ 12 命令制御部 13 命令実行部 14 メモリアクセス制御部 15 バスアクセス制御部 16 キャッシュメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷平 久光 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 宮本 央 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 通常モード用の第１のプロセッサ（１）
と主記憶装置（２）と入出力制御装置（３）との間を、
アドレスバス（５）とデータバス（６）と制御信号線
（７）により接続して情報処理動作を行う情報処理装置
において、 該通常モード用の第１のプロセッサ（１）と同一構成の
１チップの集積回路で同一の内部動作を行うトレースモ
ード用の第２のプロセッサ（８）と、該第２のプロセッ
サ（８）に接続されるトレースメモリ（４）を設け、 該第１のプロセッサ（１）は通常モードに設定されデー
タ処理を行い、該第２のプロセッサ（８）はトレースモ
ードに設定され、該第２のプロセッサ（８）の内部動作
は該第１のプロセッサ（１）と同一で制御信号等の出力
信号の替わりに実行アドレス情報を出力し、該実行アド
レス情報はトレースメモリ（４）に格納されることを特
徴とするプロセッサの実行状態の情報収集方法。 - 【請求項２】 上記情報処理装置において、該第２のプ
ロセッサ（８）に接続されるトレースメモリ（４）を該
第２のプロセッサ（８）のチップ内に設け、該トレース
メモリ（４）内に格納されている情報の出力指示を外部
からの制御信号により行うことを特徴とするプロセッサ
の実行状態の情報収集方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042669A JP3000779B2 (ja) | 1992-02-28 | 1992-02-28 | プロセッサの実行状態の情報収集方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042669A JP3000779B2 (ja) | 1992-02-28 | 1992-02-28 | プロセッサの実行状態の情報収集方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241893A true JPH05241893A (ja) | 1993-09-21 |
| JP3000779B2 JP3000779B2 (ja) | 2000-01-17 |
Family
ID=12642435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042669A Expired - Lifetime JP3000779B2 (ja) | 1992-02-28 | 1992-02-28 | プロセッサの実行状態の情報収集方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3000779B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125389A (ja) * | 2011-12-14 | 2013-06-24 | Renesas Electronics Corp | 半導体装置及びその制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101914714B1 (ko) * | 2018-05-31 | 2018-11-05 | 한국건설기술연구원 | 초순수 생산공정의 실시간 수질 모니터링을 위한 챔버 일체형 비저항 측정장치 및 이를 이용한 수질 모니터링 방법 |
-
1992
- 1992-02-28 JP JP4042669A patent/JP3000779B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125389A (ja) * | 2011-12-14 | 2013-06-24 | Renesas Electronics Corp | 半導体装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3000779B2 (ja) | 2000-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991012 |