JPH05241822A - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
- Publication number
- JPH05241822A JPH05241822A JP4041813A JP4181392A JPH05241822A JP H05241822 A JPH05241822 A JP H05241822A JP 4041813 A JP4041813 A JP 4041813A JP 4181392 A JP4181392 A JP 4181392A JP H05241822 A JPH05241822 A JP H05241822A
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- JP
- Japan
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- instruction
- time
- command
- clock
- digital signal
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Abstract
(57)【要約】
【構成】 デジタル信号処理プロセッサにおいて、イン
ストラクションのサイクル時間を決めるシステムクロッ
クを生成する分周回路の分周比及び演算ユニットの処理
ビット幅（語長）を一連のプログラム実行中に、インス
トラクションにより設定可能な、分周比切換え手段及び
処理ビット幅切換え手段とを有することを特徴とする。 【効果】 処理能力が比較的低いコンポーネントからな
るプロセッサにおいても、処理時間が短縮でき、単位時
間当たりより多くの信号処理が可能となり、処理効率を
向上させることができる。
ストラクションのサイクル時間を決めるシステムクロッ
クを生成する分周回路の分周比及び演算ユニットの処理
ビット幅（語長）を一連のプログラム実行中に、インス
トラクションにより設定可能な、分周比切換え手段及び
処理ビット幅切換え手段とを有することを特徴とする。 【効果】 処理能力が比較的低いコンポーネントからな
るプロセッサにおいても、処理時間が短縮でき、単位時
間当たりより多くの信号処理が可能となり、処理効率を
向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、演算ユニット，アキュ
ームレータ，各種レジスタ，プログラムＲＯＭ，データ
ＲＯＭ，ワーキングＲＡＭ等からなり、プログラムＲＯ
Ｍ（またはＲＡＭ）に格納されたインストラクションに
より、デジタル的に信号の演算処理を行うデジタル信号
処理回路に関するものである。
ームレータ，各種レジスタ，プログラムＲＯＭ，データ
ＲＯＭ，ワーキングＲＡＭ等からなり、プログラムＲＯ
Ｍ（またはＲＡＭ）に格納されたインストラクションに
より、デジタル的に信号の演算処理を行うデジタル信号
処理回路に関するものである。
【０００２】
【従来の技術】デジタル信号処理プロセッサ（以下、Ｄ
ＳＰと称す）は、各種デジタル信号の複雑な演算処理を
高速に行なえるという理由により、様々な分野の電子機
器に広く利用されている。
ＳＰと称す）は、各種デジタル信号の複雑な演算処理を
高速に行なえるという理由により、様々な分野の電子機
器に広く利用されている。
【０００３】例えば、ＤＳＰを使用した例として、音声
信号の高能率符号化（音声信号の高能率圧縮・伸長）が
挙げられる。特に、オーディオ信号の圧縮・伸長におい
ては、一般にディジタルオーディオ信号は、サンプリン
グレートが４４．１ＫＨｚ〜４８ＫＨｚ、量子化ビット
が１６ビット、分割チャンネル数が２チャンネル（ステ
レオ）であるので、取り扱うデータ量はかなり大きくな
る。
信号の高能率符号化（音声信号の高能率圧縮・伸長）が
挙げられる。特に、オーディオ信号の圧縮・伸長におい
ては、一般にディジタルオーディオ信号は、サンプリン
グレートが４４．１ＫＨｚ〜４８ＫＨｚ、量子化ビット
が１６ビット、分割チャンネル数が２チャンネル（ステ
レオ）であるので、取り扱うデータ量はかなり大きくな
る。
【０００４】したがって、これらのデータをリアルタイ
ムで処理するためには、ＤＳＰも高速で、かつ高機能な
ものが必要となる。画像処理に使用される場合には、更
に演算処理の高速性が要求される。
ムで処理するためには、ＤＳＰも高速で、かつ高機能な
ものが必要となる。画像処理に使用される場合には、更
に演算処理の高速性が要求される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＳＰの高速性に関しては、ハード的要因、即ち回
路を構成する半導体の遅延時間等による制限を受けるこ
とが多い。
来のＤＳＰの高速性に関しては、ハード的要因、即ち回
路を構成する半導体の遅延時間等による制限を受けるこ
とが多い。
【０００６】ＤＳＰでは、演算命令や転送命令、分岐命
令等種々な命令が実行されるが、これらの命令実行のサ
イクル時間を決めるのは、これらの命令の中で乗算命令
等の一番処理時間のかかる命令がある。また、ＤＳＰで
扱うデータの長さ（語長）が長いと演算処理時間も長く
なるが、ＤＳＰのハードウェアのデータ長は、一連の信
号処理のプログラムの中で必要データ長が最大となる部
分で一義的に決められてしまう。
令等種々な命令が実行されるが、これらの命令実行のサ
イクル時間を決めるのは、これらの命令の中で乗算命令
等の一番処理時間のかかる命令がある。また、ＤＳＰで
扱うデータの長さ（語長）が長いと演算処理時間も長く
なるが、ＤＳＰのハードウェアのデータ長は、一連の信
号処理のプログラムの中で必要データ長が最大となる部
分で一義的に決められてしまう。
【０００７】しかし、プログラムの中で一番処理時間の
かかる命令を実行するのは、ほんの数割程度であり、ま
た大きなデータ長の必要な演算処理部もほんの一部であ
ることから、従来のＤＳＰはトータル的に処理効率がよ
くない。
かかる命令を実行するのは、ほんの数割程度であり、ま
た大きなデータ長の必要な演算処理部もほんの一部であ
ることから、従来のＤＳＰはトータル的に処理効率がよ
くない。
【０００８】
【課題を解決するための手段】本発明のデジタル信号処
理回路は、上記の課題を解決するために、請求項１の発
明は、インストラクションのサイクル時間を決めるシス
テムクロックを生成する分周回路の分周比を、一連のプ
ログラム実行中に、インストラクションにより設定可能
な、分周比切換え手段を有することを特徴とするもので
ある。
理回路は、上記の課題を解決するために、請求項１の発
明は、インストラクションのサイクル時間を決めるシス
テムクロックを生成する分周回路の分周比を、一連のプ
ログラム実行中に、インストラクションにより設定可能
な、分周比切換え手段を有することを特徴とするもので
ある。
【０００９】請求項２の発明は、請求項１の発明に加
え、演算ユニットの処理ビット幅を一連のプログラム実
行中に、インストラクションにより、切換え可能な、処
理ビット幅切換え手段を有することを特徴とするもので
ある。
え、演算ユニットの処理ビット幅を一連のプログラム実
行中に、インストラクションにより、切換え可能な、処
理ビット幅切換え手段を有することを特徴とするもので
ある。
【００１０】
【作用】本発明のデジタル信号処理回路によれば、請求
項１の構成によれば、例えば乗算命令等の処理時間が多
くかかるインストラクション実行時にはシステムクロッ
クの分周比を大きくしてサイクル時間を長くとり、転送
命令等の処理時間があまりかからないインストラクショ
ン実行時はシステムクロックの分周比をさげてサイクル
実行時を短くするように、分周比切換え手段の設定を処
理の内容に応じてプログラミングすることにより、結果
としてトータルの処理時間が短縮される。
項１の構成によれば、例えば乗算命令等の処理時間が多
くかかるインストラクション実行時にはシステムクロッ
クの分周比を大きくしてサイクル時間を長くとり、転送
命令等の処理時間があまりかからないインストラクショ
ン実行時はシステムクロックの分周比をさげてサイクル
実行時を短くするように、分周比切換え手段の設定を処
理の内容に応じてプログラミングすることにより、結果
としてトータルの処理時間が短縮される。
【００１１】請求項２の構成によれば、演算語長（ビッ
ト数）があまり必要でない時は演算ユニットの処理ビッ
ト数を少なくし（ビット数が少ないとハード的に演算が
早く出来るのでサイクル時間を短く設定できる）、上記
請求項１の構成を併用することによりさらにトータルの
処理時間が短縮される。
ト数）があまり必要でない時は演算ユニットの処理ビッ
ト数を少なくし（ビット数が少ないとハード的に演算が
早く出来るのでサイクル時間を短く設定できる）、上記
請求項１の構成を併用することによりさらにトータルの
処理時間が短縮される。
【００１２】
【実施例】本発明の一実施例について、図１乃至図３に
基づいて説明すれば以下の通りである。
基づいて説明すれば以下の通りである。
【００１３】本実施例に係るデジタル信号処理回路とし
て、デジタル信号処理プロセッサ（以下、ＤＳＰと称
す）を例に挙げて説明する。ＤＳＰは、図１に示すよう
に、発振器１，同期カウンタ２，プログラムカウンタ
３，インストラクションＲＯＭ４，インストラクション
レジスタ５，コマンドデコーダ６，アドレス生成部７，
ＲＡＭ８，乗算器９，マルチプレクサ１０，演算処理装
置１１，アキュムレータ１２，入出力ポート１３とから
主として構成されている。尚、インストラクションＲＯ
Ｍ４には、ＤＳＰが処理すべきコマンドや、各種演算を
行うために必要な定数（データ）が格納されている。
て、デジタル信号処理プロセッサ（以下、ＤＳＰと称
す）を例に挙げて説明する。ＤＳＰは、図１に示すよう
に、発振器１，同期カウンタ２，プログラムカウンタ
３，インストラクションＲＯＭ４，インストラクション
レジスタ５，コマンドデコーダ６，アドレス生成部７，
ＲＡＭ８，乗算器９，マルチプレクサ１０，演算処理装
置１１，アキュムレータ１２，入出力ポート１３とから
主として構成されている。尚、インストラクションＲＯ
Ｍ４には、ＤＳＰが処理すべきコマンドや、各種演算を
行うために必要な定数（データ）が格納されている。
【００１４】上記発振器１は所定周波数のクロック信号
を出力し、このクロック信号に基づいてＤＳＰ動作する
ようになっており、同期カウンタ２、プログラムカウン
タ３、インストラクションレジスタ５及びアキュムレー
タ１１のそれぞれのクロック端子ＣＫに供給される。
を出力し、このクロック信号に基づいてＤＳＰ動作する
ようになっており、同期カウンタ２、プログラムカウン
タ３、インストラクションレジスタ５及びアキュムレー
タ１１のそれぞれのクロック端子ＣＫに供給される。
【００１５】プログラムカウンタ３の出力は、例えば１
６ビットのデータであり、次に実行するコマンドが格納
されたアドレスに対応している。プログラムカウンタ３
の出力はインストラクションＲＯＭ４のアドレス線に接
続されている。インストラクションＲＯＭ４では、アド
レス線を介して指定されたアドレスのデータが出力さ
れ、これがインストラクションレジスタ５に送られる。
このインストラクションレジスタ５は上記クロック信号
に同期して動作し、インストラクションレジスタ５の出
力は、コマンドデコーダ６及びＲＡＭ８に送られる。な
お、ＲＡＭ８の容量は、例えば１ｋＷ（キロワード）で
ある。
６ビットのデータであり、次に実行するコマンドが格納
されたアドレスに対応している。プログラムカウンタ３
の出力はインストラクションＲＯＭ４のアドレス線に接
続されている。インストラクションＲＯＭ４では、アド
レス線を介して指定されたアドレスのデータが出力さ
れ、これがインストラクションレジスタ５に送られる。
このインストラクションレジスタ５は上記クロック信号
に同期して動作し、インストラクションレジスタ５の出
力は、コマンドデコーダ６及びＲＡＭ８に送られる。な
お、ＲＡＭ８の容量は、例えば１ｋＷ（キロワード）で
ある。
【００１６】コマンドデコーダ６では、インストラクシ
ョンレジスタ５の出力に基づいて実行すべきコマンドを
デコードし、その結果をアドレス生成部７に出力する。
アドレス生成部７では、コマンドデコーダ６の出力に基
づいて、所定アドレス毎に間欠したアドレスが生成され
るか、或はアドレスを１ずつ増加または減少させて連続
したアドレスが生成されて、ＲＡＭ８に送られる。アド
レス生成部７で生成された指定アドレスに格納されたデ
ータがＲＡＭ８から読み出され、乗算器９の一方の入力
端子Ｙに送られる。乗算器９では、入力端子Ｙを介して
入力されたデータと、インストラクションＲＯＭ４から
読み出された各種演算のための所定の係数（定数）（乗
算器９の他方の入力端子Ｘに入力される）との乗算が行
われる。この乗算結果は、乗算器９の出力端子Ｚを介し
てマルチプレクサ１０の一方の入力端子Ｘ2 に送られ
る。マルチプレクサ１０の他方の入力端子Ｘ1 にはイン
ストラクションレジスタ５の出力が供給され、マルチプ
レクサ１０の出力Ｙ0 から上記入力端子Ｘ1 及びＸ2 に
入力されたデータのうち何れか一方が選択されて出力さ
れ、ＡＬＵ１１を介してアキュムレータ１２に送られ
る。このマルチプレクサ１０による選択は、コマンドデ
コーダ６から選択端子Ｓを介して送られる選択信号に基
づいて行われる。なお、ＡＬＵ１１にはアキュムレータ
１２の出力が供給され、アキュムレータ１２の出力とマ
ルチプレクサ１０の出力とが加算され、再度、アキュム
レータ１２に送られるようになっている。
ョンレジスタ５の出力に基づいて実行すべきコマンドを
デコードし、その結果をアドレス生成部７に出力する。
アドレス生成部７では、コマンドデコーダ６の出力に基
づいて、所定アドレス毎に間欠したアドレスが生成され
るか、或はアドレスを１ずつ増加または減少させて連続
したアドレスが生成されて、ＲＡＭ８に送られる。アド
レス生成部７で生成された指定アドレスに格納されたデ
ータがＲＡＭ８から読み出され、乗算器９の一方の入力
端子Ｙに送られる。乗算器９では、入力端子Ｙを介して
入力されたデータと、インストラクションＲＯＭ４から
読み出された各種演算のための所定の係数（定数）（乗
算器９の他方の入力端子Ｘに入力される）との乗算が行
われる。この乗算結果は、乗算器９の出力端子Ｚを介し
てマルチプレクサ１０の一方の入力端子Ｘ2 に送られ
る。マルチプレクサ１０の他方の入力端子Ｘ1 にはイン
ストラクションレジスタ５の出力が供給され、マルチプ
レクサ１０の出力Ｙ0 から上記入力端子Ｘ1 及びＸ2 に
入力されたデータのうち何れか一方が選択されて出力さ
れ、ＡＬＵ１１を介してアキュムレータ１２に送られ
る。このマルチプレクサ１０による選択は、コマンドデ
コーダ６から選択端子Ｓを介して送られる選択信号に基
づいて行われる。なお、ＡＬＵ１１にはアキュムレータ
１２の出力が供給され、アキュムレータ１２の出力とマ
ルチプレクサ１０の出力とが加算され、再度、アキュム
レータ１２に送られるようになっている。
【００１７】上記ＤＳＰ回路は、インストラクションＲ
ＯＭ４に予め記憶されたコマンドをプログラムカウンタ
３で示された番地に従い読み出して実行していくもので
ある。プログラムカウンタ３のカウントクロック（ｂ）
は、同期カウンタ２により発振器１（同期＝Ｔ）のクロ
ック（ａ）を２分周または３分周されたものである。こ
の分周切換えは、インストラクションＲＯＭ４の出力の
一部（ｃ）により、クロック（ｂ）の立ち上がり時に切
換えられる（クロック（ｃ）が１のとき２分周、０のと
き３分周となる）。
ＯＭ４に予め記憶されたコマンドをプログラムカウンタ
３で示された番地に従い読み出して実行していくもので
ある。プログラムカウンタ３のカウントクロック（ｂ）
は、同期カウンタ２により発振器１（同期＝Ｔ）のクロ
ック（ａ）を２分周または３分周されたものである。こ
の分周切換えは、インストラクションＲＯＭ４の出力の
一部（ｃ）により、クロック（ｂ）の立ち上がり時に切
換えられる（クロック（ｃ）が１のとき２分周、０のと
き３分周となる）。
【００１８】また、コマンドデコーダ６の遅延時間をｔ
1 ，ＲＡＭ８の遅延時間をｔ2 ，乗算器９の遅延時間を
ｔ3 ，マルチプレクサ１０の遅延時間をｔ4 ，ＡＬＵ１
１の遅延時間をｔ5 とする。
1 ，ＲＡＭ８の遅延時間をｔ2 ，乗算器９の遅延時間を
ｔ3 ，マルチプレクサ１０の遅延時間をｔ4 ，ＡＬＵ１
１の遅延時間をｔ5 とする。
【００１９】上記発振器１の同期Ｔと遅延時間ｔ1 〜ｔ
5 の関係は次式の通りである。
5 の関係は次式の通りである。
【００２０】
【数１】 ２Ｔ＞ｔ1 ＋ｔ2 ＋ｔ4 ＋ｔ5 …（１）
【００２１】
【数２】 ３Ｔ＞ｔ1 ＋ｔ2 ＋ｔ3 ＋ｔ4 ＋ｔ5 ＞２Ｔ …（２） 今、インストラクションＲＯＭ４のＮ番地より、以下の
コマンドが記憶されているとする。
コマンドが記憶されているとする。
【００２２】コマンド１（Ｎ番地）…アキュムレータ１
２にイミディエットデータＡをロードする。
２にイミディエットデータＡをロードする。
【００２３】コマンド２（Ｎ＋１番地）…ＲＡＭ８の０
番地にイミディエットデータＢをロードする。
番地にイミディエットデータＢをロードする。
【００２４】コマンド３（Ｎ＋２番地）…ＲＡＭ８の０
番地のデータとイミディエットデータＣを乗算した結果
をアキュムレータ１２の値と加算してアキュムレータ１
２に再格納する。
番地のデータとイミディエットデータＣを乗算した結果
をアキュムレータ１２の値と加算してアキュムレータ１
２に再格納する。
【００２５】コマンド４（Ｎ＋３番地）…アキュムレー
タ１２の値をＲＡＭ８の１番地に格納する。
タ１２の値をＲＡＭ８の１番地に格納する。
【００２６】Ｎ番地よりコマンドが実行されていくもの
とすると、まずプログラムカウンタ３がＮ番地を示し、
インストラクションＲＯＭ４よりコマンド１が出力され
る。本コマンドは実行時間はコマンドデコーダ６、マル
チプレクサ１０、ＡＬＵ１１の遅延時間の総和（ｔ1＋
ｔ4＋ｔ5）であり２Ｔ以下なので、クロック（ｃ）＝１
をインストラクションＲＯＭ４より出力する。次のクロ
ック（ｂ）の立ち上がりによりインストラクションレジ
スタ５にコマンド１が格納され、さらに次のクロック
（ｂ）の立ち上がりまでの時間（２Ｔ）でコマンドを実
行する。同様にしてコマンド２も実行される。
とすると、まずプログラムカウンタ３がＮ番地を示し、
インストラクションＲＯＭ４よりコマンド１が出力され
る。本コマンドは実行時間はコマンドデコーダ６、マル
チプレクサ１０、ＡＬＵ１１の遅延時間の総和（ｔ1＋
ｔ4＋ｔ5）であり２Ｔ以下なので、クロック（ｃ）＝１
をインストラクションＲＯＭ４より出力する。次のクロ
ック（ｂ）の立ち上がりによりインストラクションレジ
スタ５にコマンド１が格納され、さらに次のクロック
（ｂ）の立ち上がりまでの時間（２Ｔ）でコマンドを実
行する。同様にしてコマンド２も実行される。
【００２７】コマンド３は実行時間がコマンドデコーダ
６、ＲＡＭ８、乗算器９、マルチプレクサ１０、ＡＬＵ
１１の遅延時間の総和（ｔ1＋ｔ2＋ｔ3＋ｔ4＋ｔ5）と
なり２Ｔを越えるので、クロック（ｃ）＝０をインスト
ラクションＲＯＭ４より出力する。これによりコマンド
３の実行時間は３Ｔとなる。つづけてのコマンド４はコ
マンド１，２と同様にクロック（ｃ）＝１となり時間２
Ｔで処理される。
６、ＲＡＭ８、乗算器９、マルチプレクサ１０、ＡＬＵ
１１の遅延時間の総和（ｔ1＋ｔ2＋ｔ3＋ｔ4＋ｔ5）と
なり２Ｔを越えるので、クロック（ｃ）＝０をインスト
ラクションＲＯＭ４より出力する。これによりコマンド
３の実行時間は３Ｔとなる。つづけてのコマンド４はコ
マンド１，２と同様にクロック（ｃ）＝１となり時間２
Ｔで処理される。
【００２８】図２において、図２（１），図２（２）及
び図２（５）はそれぞれ上記クロック（ａ），（ｂ）及
び（ｃ）を示し、図２（３）は上記プログラムカウンタ
３の出力、図２（４）は上記インストラクションＲＯＭ
４の出力、図２（６）はインストラクションレジスタ５
の出力（コマンドの実行時間）を示す。
び図２（５）はそれぞれ上記クロック（ａ），（ｂ）及
び（ｃ）を示し、図２（３）は上記プログラムカウンタ
３の出力、図２（４）は上記インストラクションＲＯＭ
４の出力、図２（６）はインストラクションレジスタ５
の出力（コマンドの実行時間）を示す。
【００２９】演算ユニットの処理ビット幅により実行サ
イクルを切換える場合、乗算器９では、図３に示すよう
に、Ａ入力，Ｂ入力それぞれ１６ビットのデータを乗算
するのに上位８ビットデータＡｕ，Ｂｕ、下位８ビット
データＡｌ，Ｂｌに分けて次式に示すように計算する。
イクルを切換える場合、乗算器９では、図３に示すよう
に、Ａ入力，Ｂ入力それぞれ１６ビットのデータを乗算
するのに上位８ビットデータＡｕ，Ｂｕ、下位８ビット
データＡｌ，Ｂｌに分けて次式に示すように計算する。
【００３０】
【数３】 Ａ＊Ｂ＝Ａｕ＊Ｂｕ＊２16＋Ａｕ＊Ｂｌ＊２8＋Ａｌ＊Ｂｕ＊２8＋Ａｌ＊Ｂｌ …（３） そこで乗算器１４，１５，１６及び１７は各々データＡ
ｕ＊Ｂｕ，Ａｕ＊Ｂｌ，Ａｌ＊Ｂｕ，Ａｌ＊Ｂｌを計算
し、Ａｕ＊Ｂｕ，Ａｕ＊Ｂｌの計算結果をアダー１８
で、Ａｌ＊Ｂｕ，Ａｌ＊Ｂｌの計算結果をアダー１９で
加算する。アダー１８，１９より出力されたデータを更
にアダー２０で加算しセレクタ２１を介しＡ＊Ｂを出力
する。
ｕ＊Ｂｕ，Ａｕ＊Ｂｌ，Ａｌ＊Ｂｕ，Ａｌ＊Ｂｌを計算
し、Ａｕ＊Ｂｕ，Ａｕ＊Ｂｌの計算結果をアダー１８
で、Ａｌ＊Ｂｕ，Ａｌ＊Ｂｌの計算結果をアダー１９で
加算する。アダー１８，１９より出力されたデータを更
にアダー２０で加算しセレクタ２１を介しＡ＊Ｂを出力
する。
【００３１】ここで乗算器９に入力されるデータの有効
値がＡ，Ｂ入力各々８ビットの場合は、乗算器１７のみ
でアダー１８，１９，及び２０を介さずに直接セレクタ
２１を通り出力することができ１６＊１６ビットの乗算
に比較し短時間で演算結果が得られる。有効入力８ビッ
トでの遅延時間をｔ3 とし２Ｔ＞ｔ1＋ｔ2＋ｔ3＋ｔ4＋
ｔ5 とすると、上記のコマンド３の実行を２Ｔ時間以内
に終了することから２Ｔのクロックを実行サイクルとし
て選択できコマンド処理時間の短縮が行える。このよう
にして各コマンドの必要処理時間により実行サイクルを
変更することにより、効率よくリアルタイム信号処理が
可能となる。
値がＡ，Ｂ入力各々８ビットの場合は、乗算器１７のみ
でアダー１８，１９，及び２０を介さずに直接セレクタ
２１を通り出力することができ１６＊１６ビットの乗算
に比較し短時間で演算結果が得られる。有効入力８ビッ
トでの遅延時間をｔ3 とし２Ｔ＞ｔ1＋ｔ2＋ｔ3＋ｔ4＋
ｔ5 とすると、上記のコマンド３の実行を２Ｔ時間以内
に終了することから２Ｔのクロックを実行サイクルとし
て選択できコマンド処理時間の短縮が行える。このよう
にして各コマンドの必要処理時間により実行サイクルを
変更することにより、効率よくリアルタイム信号処理が
可能となる。
【００３２】
【発明の効果】以上のように、処理性能が比較的低いコ
ンポーネントからなるＤＳＰにおいても、本発明によれ
ば処理時間が短縮でき、単位時間当たりより多くの信号
処理が可能となり、言い換えれば処理効率を向上させる
ことができるものである。
ンポーネントからなるＤＳＰにおいても、本発明によれ
ば処理時間が短縮でき、単位時間当たりより多くの信号
処理が可能となり、言い換えれば処理効率を向上させる
ことができるものである。
【図１】本発明のデジタル信号処理回路のブロック回路
図である。
図である。
【図２】本発明のデジタル信号処理回路の動作タイミン
グチャートである。
グチャートである。
【図３】本発明のデジタル信号処理回路における乗算器
のブロック回路図である。
のブロック回路図である。
１ 発振器 ２ 同期カウンタ ３ プログラムカウンタ ４ インストラクションＲＯＭ ５ インストラクションレジスタ ６ コマンドデコーダ ７ アドレス生成部 ８ ＲＡＭ １０ マルチプレクサ １１ ＡＬＵ １２ アキュムレータ １４，１５，１６，１７ 乗算器 １８，１９，２０ アダー ２１ セレクタ
Claims (2)
- 【請求項１】 演算ユニット，アキュムレータ，各種レ
ジスタ，プログラムＲＯＭ，データＲＯＭ，ワーキング
ＲＡＭ等からなり、プログラムＲＯＭに格納されたイン
ストラクションによりデジタル的に信号の演算処理を行
うデジタル信号処理回路において、該インストラクショ
ンのサイクル時間を決めるシステムクロックを生成する
分周回路の分周比を、一連のプログラム実行中に、イン
ストラクションにより設定可能な、分周比切換え手段を
有することを特徴とするデジタル信号処理回路。 - 【請求項２】 演算ユニットの処理ビット幅を一連のプ
ログラム実行中に、インストラクションにより切換え可
能な、処理ビット幅切換え手段を有することを特徴とす
る、請求項１に記載のデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041813A JPH05241822A (ja) | 1992-02-28 | 1992-02-28 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041813A JPH05241822A (ja) | 1992-02-28 | 1992-02-28 | デジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241822A true JPH05241822A (ja) | 1993-09-21 |
Family
ID=12618756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041813A Pending JPH05241822A (ja) | 1992-02-28 | 1992-02-28 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241822A (ja) |
-
1992
- 1992-02-28 JP JP4041813A patent/JPH05241822A/ja active Pending
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