JPH11232248A - 演算処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速なデータ処理を可能にする演算処理装置
を提供する。 【解決手段】 複数の処理サイクルＮ（＝２）を要する
乗算器４０、４１をＮ（＝２）個設け、これら乗算器の
出力結果を格納するデータ格納部１３、１４をＮ（＝
２）個設け、Ｎ個の乗算器４０、４１に対する処理開始
サイクルを指示するタイミング発生器５０を設けてＮ個
の並列の乗算処理を可能にする。乗算器が受け取るデー
タのタイミングを指示することにより、演算処理装置の
全体のシステム効率のアップが図られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大量のデータを取
り扱い、特にデータを格納するとともに、同時にそのデ
ータに対して、演算処理を行なう演算処理装置に関する
ものである。

【０００２】

【従来の技術】従来の演算処理装置を図５に示す。特開
平９−１０３１６４号公報で示したように、演算に必要
な演算器を複数用意し、これをデータ格納部と静的に接
続し、配列等の大量の演算処理を行なうことが可能にな
る。前記公報では、各演算器間のビット幅を必要量とっ
てあるが、各演算器間のバスのビット幅を一定とした場
合は、以下のような問題点が生じる。

【０００３】従来、配列等の大量の演算処理を行う場合
に、ベクトル演算的な処理が取られる。例えば、ここで
は、以下のようなプログラムを処理する場合を考える。

【０００４】 このプログラムを実行する場合、図５に示したように、
データ格納部に演算に必要な配列データをデータ格納部
に格納しておき、これを連続的に演算実行することによ
り、データ処理が行われる。例えば、データ格納部10,1
1,12には、それぞれ配列a,b,cが格納される。この時
に、演算を行う演算器としては、まず加算を行う加算器
30およびその後に乗算を行う乗算器40を用意する。この
時、各データ格納部および各演算器間は一定ビット幅
(例えば、16ビット)のバスで接続されており、このた
め、加算後の乗算データのビット幅は、有効ビットが倍
の長さになるため、乗算器は2サイクルに分けて結果デ
ータを出力する。

【０００５】以下、図６をもとに、さらに従来の演算処
理装置を説明する。 <サイクル0>データ格納部10,11は、加算のための最初の
データであるa[0],b[0]をバス26,27を介して加算器30へ
送る。 <サイクル1>データ格納部12は、乗算のための最初のデ
ータであるc[0]をバス25を介して、乗算器40へ送る。加
算器30は、最初の配列データa[0],b[0]を受け取り、加
算を行ない、この結果を乗算器40へ送る。 <サイクル2>データ格納部10,11は、加算のための次のデ
ータであるa[1],b[1]をバス26,27を介して加算器30へ送
る。

【０００６】このサイクルでは、加算器30は、次のサイ
クルで乗算器40がデータを受けて演算処理を開始できな
いため、演算処理を行なうことができない。乗算器40
は、加算器30からの結果とデータ格納部12からのc[0]を
受け取り、乗算を開始し、乗算結果の下位16ビット分を
出力する。 <サイクル3>データ格納部12は、乗算のための次のデー
タであるc[1]をバス25を介して、乗算器40へ送る。デー
タ格納部13は、乗算器30からの下位16ビットの結果デー
タをバス24を介して受け取り、これを格納する。加算器
30は、次の配列データa[1],b[1]を受け取り、加算を行
ない、この結果を乗算器40へ送る。乗算器40は、加算器
30からの結果とデータ格納部12からのc[0]に対する、乗
算を継続し、乗算結果の上位16ビット分を出力する。 <サイクル4>データ格納部10,11は、加算のための次のデ
ータであるa[2],b[2]をバス26,27を介して加算器30へ送
る。データ格納部13は、乗算器30からの上位16ビットの
結果データをバス24を介して受け取り、これを格納す
る。

【０００７】このサイクルでは、加算器30は、次のサイ
クルで乗算器40がデータを受けて演算処理を開始できな
いため、演算処理を行なうことができない。乗算器40
は、加算器30からの結果とデータ格納部12からのc[1]を
受け取り、乗算を開始し、乗算結果の下位16ビット分を
出力する。 <サイクル5以降>これ以降については、基本的にはサイ
クル3とサイクル4の動作を繰り返すことにより、同様の
操作を繰り返し、全ての配列データを処理するまで行な
う。つまり、この場合は、データ格納部10、11、12と加
算器30は、2サイクルに1回しか動作しないことになる。

【０００８】さらに、従来の構成例として、図７に示す
ように、加算器と乗算器を2組用いた場合を考える。以
下、図８をもとに、さらに従来の演算処理装置を説明す
る。 <サイクル0>データ格納部10,11は、加算のための最初の
データであるa[0],b[0]をバス26,27を介して加算器30へ
送る。 <サイクル1>データ格納部10,11は、加算のための次のデ
ータであるa[1],b[1]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[0]をバス25を介して、乗算器40へ送る。加算器30
は、最初の配列データa[0],b[0]を受け取り、加算を行
ない、この結果を乗算器40へ送る。 <サイクル2>データ格納部10,11は、加算のための次のデ
ータであるa[2],b[2]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための次のデータである
c[1]をバス25を介して、乗算器41へ送る。

【０００９】このサイクルでは、加算器30は、次のサイ
クルで乗算器40がデータを受けて演算処理を開始できな
いため、何も演算処理を行なうことができない。

【００１０】乗算器40は、加算器30からの結果とデータ
格納部12からのc[0]を受け取り、乗算を開始し、乗算結
果の下位16ビット分を出力する。加算器31は、最初の配
列データa[1],b[1]を受け取り、加算を行ない、この結
果を乗算器41へ送る。 <サイクル3>データ格納部10,11は、加算のための次のデ
ータであるa[3],b[3]をバス26,27を介して加算器31へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[2]をバス25を介して、乗算器40へ送る。データ格納
部13は、乗算器30からの下位16ビットの結果データをバ
ス24を介して受け取り、これを格納する。

【００１１】加算器30は、次の配列データa[2],b[2]を
受け取り、加算を行ない、この結果を乗算器40へ送る。
乗算器40は、加算器30からの結果とデータ格納部12から
のc[0]に対する、乗算を継続し、乗算結果の上位16ビッ
ト分を出力する。

【００１２】このサイクルでは、加算器31は、次のサイ
クルで乗算器41がデータを受けて演算処理を開始できな
いため、何も演算処理を行なうことができない。乗算器
41は、加算器31からの結果とデータ格納部12からのc[1]
を受け取り、乗算を開始し、乗算結果の下位16ビット分
を出力する。 <サイクル4>データ格納部10,11は、加算のための次のデ
ータであるa[4],b[4]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[3]をバス25を介して、乗算器41へ送る。データ格納
部13は、乗算器30からの上位16ビットの結果データをバ
ス24を介して受け取り、これを格納する。データ格納部
14は、乗算器31からの下位16ビットの結果データをバス
23を介して受け取り、これを格納する。

【００１３】このサイクルでは、加算器30は、次のサイ
クルで乗算器40がデータを受けて演算処理を開始できな
いため、何も演算処理を行なうことができない。

【００１４】乗算器40は、加算器30からの結果とデータ
格納部12からのc[2]を受け取り、乗算を開始し、乗算結
果の下位16ビット分を出力する。加算器31は、次の配列
データa[3],b[3]を受け取り、加算を行ない、この結果
を乗算器40へ送る。乗算器41は、加算器31からの結果と
データ格納部12からのc[1]に対する、乗算を継続し、乗
算結果の上位16ビット分を出力する。 <サイクル5>データ格納部10,11は、加算のための次のデ
ータであるa[5],b[5]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[4]をバス25を介して、乗算器40へ送る。データ格納
部13は、乗算器30からの下位16ビットの結果データをバ
ス24を介して受け取り、これを格納する。データ格納部
14は、乗算器31からの上位16ビットの結果データをバス
23を介して受け取り、これを格納する。

【００１５】加算器30は、次の配列データa[4],b[4]を
受け取り、加算を行ない、この結果を乗算器40へ送る。
乗算器40は、加算器30からの結果とデータ格納部12から
のc[2]に対する、乗算を継続し、乗算結果の上位16ビッ
ト分を出力する。

【００１６】このサイクルでは、加算器31は、次のサイ
クルで乗算器41がデータを受けて演算処理を開始できな
いため、何も演算処理を行なうことができない。

【００１７】乗算器41は、加算器30からの結果とデータ
格納部12からのc[4]を受け取り、乗算を開始し、乗算結
果の下位16ビット分を出力する。 <サイクル6以降>これ以降については、基本的にはサイ
クル4とサイクル5の動作を繰り返すことにより、同様の
操作を繰り返し、全ての配列データを処理するまで行な
う。つまり、この場合は、データ格納部10、11、12から
のデータは、各サイクル供給することが可能となるが、
加算器30,31は、2サイクルに1回しか動作しないことに
なる。

【００１８】

【発明が解決しようとする課題】つまり、従来における
演算処理装置においては、データ格納部、各演算器間を
一定のビット幅で接続し、さらにこれらを静的に接続し
た場合、図６および図８に示したように加算器に対する
入力は2クロックに1度だけしか入力できないことにな
り、加算器については、本来の性能の半分しか出すこと
ができないことになる。

【００１９】本発明は、このような欠点を鑑み、この目
的は、このような条件の下での加算器の性能を十分に生
かすような構成をとる事を可能にする演算処理装置を提
供することにある。

【００２０】

【課題を解決するための手段】本発明は、クロックに同
期し動作を行ない、各サイクルごとにデータを出力する
複数の第１のデータ格納部と、前記複数の第１のデータ
格納部からのデータを並列に受け取り、必要なサイクル
にのみデータを受け取り、その後Ｎサイクルを要して結
果を出力するのＮ個の演算器と、前記Ｎ個の演算器から
の結果データを格納するＮ個の第２のデータ格納部と、
それぞれの前記Ｎ個の演算器に、どのサイクルで前記複
数の第１のデータ格納部からの入力を受け取るかを示す
タイミングを発生するタイミング発生器とを備え、前記
Ｎ個の演算器において、前記タイミング発生器に基づい
て演算処理を開始し、前記Ｎ個のデータ格納部において
は、前記Ｎ個の演算器からの前記Ｎ個の結果データを並
列に受け取るを特徴とする演算処理装置である。

【００２１】

【発明の実施の形態】（実施の形態１）図１に本発明の
第1の実施の形態における演算処理装置を示す。

【００２２】例えば、ここでは従来例と同様、以下のよ
うなプログラムを処理する場合を考える。

【００２３】 図１に示す本発明の演算処理装置は、クロックに同期し
動作を行ない、各サイクルごとにデータを出力する複数
の第１のデータ格納部１０、１１と、複数の第１のデー
タ格納部１０、１１からのデータを並列に受け取り、必
要なサイクルにのみデータを受け取り、その後Ｎサイク
ルを要して結果を出力するのＮ個の演算器４０、４１
と、Ｎ個の演算器４０、４１からの結果データを格納す
るＮ個の第２のデータ格納部１３、１４と、それぞれの
Ｎ個の演算器４０、４１にどのサイクルで複数の第１の
データ格納部１０、１１からの入力を受け取るかを示す
タイミングを発生するタイミング発生器５０とを備え、
Ｎ個の演算器４０、４１において、タイミング発生器５
０に基づいて演算処理を開始し、Ｎ個のデータ格納部１
３、１４においては、Ｎ個の演算器４０、４１からのＮ
個の結果データを並列に受け取る。

【００２４】更に詳しく述べると、演算を行う演算器と
しては、乗算を行う乗算器40,41を用意する。この時、
従来例と同様各データ格納部および各演算器間は一定ビ
ット幅(例えば、16ビット)のバスで接続されており、こ
のため、加算後の乗算データのビット幅は、有効ビット
が倍の長さになるため、乗算器は2サイクルに分けて結
果データを出力する。つまり、この実施の形態では、N=
2の場合の説明である。

【００２５】さらに、本発明の実施の形態では、演算処
理装置に対して、さらに、乗算器40,41に対して、デー
タ格納部からの結果データを受け取り、これに対する乗
算を開始するタイミングを発生させるタイミング発生器
50を設ける。

【００２６】図２に本発明の第1の実施の形態における
動作を説明する図を示す。 <サイクル0>データ格納部10,11は、乗算のための最初の
データであるa[0],b[0]をバス26,27を介して乗算器40へ
送る。 <サイクル1>データ格納部10,11は、乗算のための最初の
データであるa[1],b[1]をバス26,27を介して乗算器41へ
送る。乗算器40は、タイミング発生器50からの指示に従
い、データ格納部10,11からのa[0],b[0]を受け取り、乗
算を開始し、乗算結果の下位16ビット分を出力する。 <サイクル2>データ格納部10,11は、乗算のための最初の
データであるa[2],b[2]をバス26,27を介して乗算器40へ
送る。

【００２７】乗算器40は、データ格納部10,11からの入
力a[0],b[0]に対する乗算を継続し、乗算結果の上位16
ビット分を出力する。乗算器41は、タイミング発生器50
からの指示に従い、データ格納部10,11からのa[1],b[1]
を受け取り、乗算を開始し、乗算結果の下位16ビット分
を出力する。 <サイクル3>データ格納部10,11は、乗算のための最初の
データであるa[3],b[3]をバス26,27を介して乗算器40へ
送る。

【００２８】データ格納部13は、乗算器30からの上位16
ビットの結果データをバス24を介して受け取り、これを
格納する。データ格納部14は、乗算器31からの下位16ビ
ットの結果データをバス23を介して受け取り、これを格
納する。

【００２９】乗算器40は、タイミング発生器50からの指
示に従い、データ格納部10,11からのa[2],b[2]を受け取
り、乗算を開始し、乗算結果の下位16ビット分を出力す
る。乗算器41は、データ格納部10,11からの入力a[1],b
[1]に対する乗算を継続し、乗算結果の上位16ビット分
を出力する。 <サイクル4>データ格納部10,11は、加算のための次のデ
ータであるa[4],b[4]をバス26,27を介して加算器40へ送
る。

【００３０】データ格納部13は、乗算器30からの下位16
ビットの結果データをバス24を介して受け取り、これを
格納する。データ格納部14は、乗算器31からの上位16ビ
ットの結果データをバス23を介して受け取り、これを格
納する。

【００３１】乗算器40は、データ格納部10,11からの入
力a[2],b[2]に対する乗算を継続し、乗算結果の上位16
ビット分を出力する。乗算器41は、タイミング発生器50
からの指示に従い、データ格納部10,11からのa[3],b[3]
を受け取り、乗算を開始し、乗算結果の下位16ビット分
を出力する。 <サイクル5以降>これ以降については、基本的にはサイ
クル3とサイクル4の動作を繰り返すことにより、同様の
操作を繰り返し、全ての配列データを処理するまで行な
う。

【００３２】本発明の第1の実施の形態によれば、タイ
ミング発生器50が乗算器40,41に対して、乗算動作を開
始するサイクルを指示することにより、結果データは、
データ格納部13,14に対して分割して、格納されるがデ
ータ格納部10,11からのデータの入力が毎サイクル動作
することが可能になる。

【００３３】つまり、データ格納部からのデータ入力が
毎サイクル行なうことが可能になる。

【００３４】（実施の形態２）図３に本発明の第2の実
施の形態における演算処理装置を示す。

【００３５】図４に本発明の第2の実施の形態における
動作を説明する図を示す。例えば、ここでは従来例と同
様、以下のようなプログラムを処理する場合を考える。

【００３６】 図３に示す本発明の演算処理装置は、クロックに同期し
動作を行ない、各サイクルごとにデータを出力する複数
の第１のデータ格納部１０〜１２と、複数の第１のデー
タ格納部１０、１１からのデータを受け取り、これに対
して処理を行ない各サイクルごと結果データを出力する
第１の演算部３０と、第１の演算部３０と複数の第１の
データ格納部１２からのデータを並列に受け取り、必要
なサイクルにのみデータを受け取り、その後Ｎサイクル
を要して結果を出力するのＮ個の第２の演算器４０、４
１と、Ｎ個の第２の演算器４０、４１からの結果データ
を格納するＮ個の第２のデータ格納部１３、１４と、そ
れぞれのＮ個の第２の演算器４０、４１に、どのサイク
ルで第１の演算部３０と複数の第１のデータ格納部１２
からの入力を受け取るかを示すタイミングを発生するタ
イミング発生器５０とを備え、Ｎ個の第２の演算器４
０、４１において、タイミング発生器５０に基づいて演
算処理を開始し、Ｎ個の第２のデータ格納部１３、１４
においては、Ｎ個の第２の演算器４０、４１からのＮ個
の結果データを並列に受け取る。

【００３７】更に詳しく述べると、演算を行う演算器と
しては、まず加算を行う加算器30およびその後に乗算を
行う乗算器40,41を用意する。

【００３８】この時、従来例と同様各データ格納部およ
び各演算器間は一定ビット幅(例えば、16ビット)のバス
で接続されており、このため、加算後の乗算データのビ
ット幅は、有効ビットが倍の長さになるため、乗算器は
2サイクルに分けて結果データを出力する。つまり、こ
の実施の形態では、N=2の場合の説明である。

【００３９】さらに、本発明の実施の形態では、従来例
の演算処理装置に対して、さらに、乗算器40,41に対し
て、加算器からの結果データを受け取り、これに対する
乗算を開始するタイミングを発生させるタイミング発生
器50を設ける。 <サイクル0>データ格納部10,11は、加算のための最初の
データであるa[0],b[0]をバス26,27を介して加算器30へ
送る。 <サイクル1>データ格納部10,11は、加算のための次のデ
ータであるa[1],b[1]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[0]をバス25を介して、乗算器40へ送る。

【００４０】加算器30は、最初の配列データa[0],b[0]
を受け取り、加算を行ない、この結果を乗算器40へ送
る。 <サイクル2>データ格納部10,11は、加算のための次のデ
ータであるa[2],b[2]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための次のデータである
c[1]をバス25を介して、乗算器41へ送る。

【００４１】加算器30は、最初の配列データa[1],b[1]
を受け取り、加算を行ない、この結果を乗算器41へ送
る。乗算器40は、タイミング発生器50からの指示に従
い、加算器30からの結果とデータ格納部12からのc[0]を
受け取り、乗算を開始し、乗算結果の下位16ビット分を
出力する。 <サイクル3>データ格納部10,11は、加算のための次のデ
ータであるa[3],b[3]をバス26,27を介して加算器31へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[2]をバス25を介して、乗算器40へ送る。

【００４２】データ格納部13は、乗算器30からの下位16
ビットの結果データをバス24を介して受け取り、これを
格納する。

【００４３】加算器30は、次の配列データa[2],b[2]を
受け取り、加算を行ない、この結果を乗算器40へ送る。

【００４４】乗算器40は、加算器30からの結果とデータ
格納部12からのc[0]に対する、乗算を継続し、乗算結果
の上位16ビット分を出力する。乗算器41は、タイミング
発生器50からの指示に従い、加算器31からの結果とデー
タ格納部12からのc[1]を受け取り、乗算を開始し、乗算
結果の下位16ビット分を出力する。 <サイクル4>データ格納部10,11は、加算のための次のデ
ータであるa[4],b[4]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[3]をバス25を介して、乗算器41へ送る。

【００４５】データ格納部13は、乗算器30からの上位16
ビットの結果データをバス24を介して受け取り、これを
格納する。データ格納部14は、乗算器31からの下位16ビ
ットの結果データをバス23を介して受け取り、これを格
納する。

【００４６】加算器30は、次の配列データa[3],b[3]を
受け取り、加算を行ない、この結果を乗算器40へ送る。

【００４７】乗算器40は、タイミング発生器50からの指
示に従い、加算器30からの結果とデータ格納部12からの
c[2]を受け取り、乗算を開始し、乗算結果の下位16ビッ
ト分を出力する。乗算器41は、加算器31からの結果とデ
ータ格納部12からのc[1]に対する、乗算を継続し、乗算
結果の上位16ビット分を出力する。 <サイクル5>データ格納部10,11は、加算のための次のデ
ータであるa[5],b[5]をバス26,27を介して加算器30へ送
る。データ格納部12は、乗算のための最初のデータであ
るc[4]をバス25を介して、乗算器40へ送る。

【００４８】データ格納部13は、乗算器30からの下位16
ビットの結果データをバス24を介して受け取り、これを
格納する。データ格納部14は、乗算器31からの上位16ビ
ットの結果データをバス23を介して受け取り、これを格
納する。

【００４９】加算器30は、次の配列データa[4],b[4]を
受け取り、加算を行ない、この結果を乗算器40へ送る。

【００５０】乗算器40は、加算器30からの結果とデータ
格納部12からのc[2]に対する、乗算を継続し、乗算結果
の上位16ビット分を出力する。乗算器41は、タイミング
発生器50からの指示に従い、加算器30からの結果とデー
タ格納部12からのc[4]を受け取り、乗算を開始し、乗算
結果の下位16ビット分を出力する。 <サイクル6以降>これ以降については、基本的にはサイ
クル4とサイクル5の動作を繰り返すことにより、同様の
操作を繰り返し、全ての配列データを処理するまで行な
う。

【００５１】本発明の第2の実施の形態によれば、タイ
ミング発生器50が乗算器40,41に対して、加算器30から
の結果を受け取り、乗算動作を開始するサイクルを指示
することにより、加算器30およびデータ格納部10,11,12
からのデータの入力も毎サイクル動作することが可能に
なる。よって、従来例と比較した場合、さらに加算器に
ついても、毎サイクル動作させることが可能になり、全
体の演算効率のアップが可能になる。

【００５２】

【発明の効果】以上、本発明でのタイミング発生器にお
いて、乗算器がデータを受け取るタイミングを指示する
ことにより、加算器およびデータ格納部をを毎サイクル
動作させることが可能になり、演算処理装置の全体のシ
ステム効率のアップが図られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における演算処理装
置の構成図

【図２】同実施の形態における演算処理装置の動作を説
明する図

【図３】本発明の第２の実施の形態における演算処理装
置の構成図

【図４】同実施の形態における演算処理装置の動作を説
明する図

【図５】従来のデータ処理装置の構成図

【図６】従来のデータ処理装置の動作を説明する図

【図７】従来のデータ処理装置の構成図

【図８】従来のデータ処理装置の動作を説明する図

【符号の説明】

10,11,12,13,14,15,16,17 データ格納部 20,21,22,23,24,25,26,27 バス 30,31 加算器 40,41 乗算器 50 タイミング発生器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロックに同期し動作を行ない、各サイ
   クルごとにデータを出力する複数の第１のデータ格納部
   と、 前記複数の第１のデータ格納部からのデータを並列に受
   け取り、必要なサイクルにのみデータを受け取り、その
   後Ｎサイクルを要して結果を出力するのＮ個の演算器
   と、 前記Ｎ個の演算器からの結果データを格納するＮ個の第
   ２のデータ格納部と、 それぞれの前記Ｎ個の演算器にどのサイクルで前記複数
   の第１のデータ格納部からの入力を受け取るかを示すタ
   イミングを発生するタイミング発生器とを備え、 前記Ｎ個の演算器において、前記タイミング発生器に基
   づいて演算処理を開始し、前記Ｎ個のデータ格納部にお
   いては、前記Ｎ個の演算器からの前記Ｎ個の結果データ
   を並列に受け取るを特徴とする演算処理装置。
2. 【請求項２】 クロックに同期し動作を行ない、各サイ
   クルごとにデータを出力する複数の第１のデータ格納部
   と、 前記複数の第１のデータ格納部からのデータを受け取
   り、これに対して処理を行ない各サイクルごと結果デー
   タを出力する第１の演算部と、 前記第１の演算部と前記複数の第１のデータ格納部から
   のデータを並列に受け取り、必要なサイクルにのみデー
   タを受け取り、その後Ｎサイクルを要して結果を出力す
   るのＮ個の第２の演算器と、 前記Ｎ個の第２の演算器からの結果データを格納するＮ
   個の第２のデータ格納部と、 それぞれの前記Ｎ個の第２の演算器に、どのサイクルで
   前記第１の演算部と複数の第１のデータ格納部からの入
   力を受け取るかを示すタイミングを発生するタイミング
   発生器とを備え、 前記Ｎ個の第２の演算器において、前記タイミング発生
   器に基づいて演算処理を開始し、前記Ｎ個の第２のデー
   タ格納部においては、前記Ｎ個の第２の演算器からの前
   記Ｎ個の結果データを並列に受け取るを特徴とする演算
   処理装置。
3. 【請求項３】 第１の演算器を加算器、第２の演算器を
   乗算器とすることを特徴とする請求項２記載の演算処理
   装置。