JPH05235664A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH05235664A JPH05235664A JP4038190A JP3819092A JPH05235664A JP H05235664 A JPH05235664 A JP H05235664A JP 4038190 A JP4038190 A JP 4038190A JP 3819092 A JP3819092 A JP 3819092A JP H05235664 A JPH05235664 A JP H05235664A
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- JP
- Japan
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- differential amplifier
- amplifier circuit
- fet2
- drain
- signal
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Abstract
(57)【要約】
【目的】 不平衡−平衡変換のための前置差動増幅回路
において、平衡出力の電圧信号の振幅差を小さくする。 【構成】 差動増幅回路を構成する２つのＦＥＴ１，Ｆ
ＥＴ２のソースを介してＦＥＴ３により定電流を供給す
る。入力端子ＩＮから高周波信号を入力する。ＦＥＴ１
のドレインからコンデンサＣ２および抵抗Ｒ７，Ｒ８を
介して電圧信号の一部をＦＥＴ２のゲートに戻すこと
で、ＦＥＴ２に電流信号を発生させ、ＦＥＴ３のドレイ
ンに寄生する容量により失われる電流信号を補正する。
において、平衡出力の電圧信号の振幅差を小さくする。 【構成】 差動増幅回路を構成する２つのＦＥＴ１，Ｆ
ＥＴ２のソースを介してＦＥＴ３により定電流を供給す
る。入力端子ＩＮから高周波信号を入力する。ＦＥＴ１
のドレインからコンデンサＣ２および抵抗Ｒ７，Ｒ８を
介して電圧信号の一部をＦＥＴ２のゲートに戻すこと
で、ＦＥＴ２に電流信号を発生させ、ＦＥＴ３のドレイ
ンに寄生する容量により失われる電流信号を補正する。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関し、特
に無線通信装置のなかのモノリシックＩＣ化した不平衡
−平衡変換回路に適用する差動増幅回路に関する。
に無線通信装置のなかのモノリシックＩＣ化した不平衡
−平衡変換回路に適用する差動増幅回路に関する。
【０００２】
【従来の技術】近年、無線通信装置においても小型化が
推し進められており、各部にマイクロ波モノリシックＩ
Ｃ（ＭＭＩＣ）が使用されている。例えば周波数変換器
（ミクサ）も、従来の個別部品を用いたダイオードミク
サに対して、シリコンバイポーラトランジスタより高速
動作の可能なＧａＡｓ ＦＥＴのプロセスを使用して、
デュアルゲートタイプのミクサや、ギルバートマルチラ
イヤタイプのミクサをＭＭＩＣ化したものが開発されて
いる。
推し進められており、各部にマイクロ波モノリシックＩ
Ｃ（ＭＭＩＣ）が使用されている。例えば周波数変換器
（ミクサ）も、従来の個別部品を用いたダイオードミク
サに対して、シリコンバイポーラトランジスタより高速
動作の可能なＧａＡｓ ＦＥＴのプロセスを使用して、
デュアルゲートタイプのミクサや、ギルバートマルチラ
イヤタイプのミクサをＭＭＩＣ化したものが開発されて
いる。
【０００３】このようなＭＭＩＣ化したミクサの搬送波
入力としては、高周波信号であるために不平衡入力の方
が取扱いに便利であるが、搬送波抑圧比を大きくとるた
めには、平衡入力とすることが必要となり、ミクサの搬
送波入力の前段に不平衡−平衡変換回路として、ＭＭＩ
Ｃ化に適している差動増幅回路が使用される。
入力としては、高周波信号であるために不平衡入力の方
が取扱いに便利であるが、搬送波抑圧比を大きくとるた
めには、平衡入力とすることが必要となり、ミクサの搬
送波入力の前段に不平衡−平衡変換回路として、ＭＭＩ
Ｃ化に適している差動増幅回路が使用される。
【０００４】従来、この種の差動増幅回路は、図２に示
すようにＦＥＴ１とＦＥＴ２のそれぞれのソースとＦＥ
Ｔ３のドレインを共通に接続し、ＦＥＴ１とＦＥＴ２の
ドレインと正電源端子ＶDDとの間にそれぞれ負荷抵抗Ｒ
１，Ｒ２を接続し、ＦＥＴ３のゲートとソースは負電源
端子ＶSSに接続している。ＦＥＴ１とＦＥＴ２のゲート
は等しい所定の電位となるように抵抗Ｒ３，Ｒ４，Ｒ
５，Ｒ６によりバイアス電圧が加えられている。信号入
力は不平衡な入力端子ＩＮから入力されてＦＥＴ１のゲ
ートに加えらえ、もう一方のＦＥＴ２のゲートはコンデ
ンサＣ１により高周波的に接地される。その結果、出力
端子であるＦＥＴ１，ＦＥＴ２の両方のドレインに互い
に逆位相の平衡な信号が生じ、出力端子ＯＵＴ１，ＯＵ
Ｔ２に出力される。
すようにＦＥＴ１とＦＥＴ２のそれぞれのソースとＦＥ
Ｔ３のドレインを共通に接続し、ＦＥＴ１とＦＥＴ２の
ドレインと正電源端子ＶDDとの間にそれぞれ負荷抵抗Ｒ
１，Ｒ２を接続し、ＦＥＴ３のゲートとソースは負電源
端子ＶSSに接続している。ＦＥＴ１とＦＥＴ２のゲート
は等しい所定の電位となるように抵抗Ｒ３，Ｒ４，Ｒ
５，Ｒ６によりバイアス電圧が加えられている。信号入
力は不平衡な入力端子ＩＮから入力されてＦＥＴ１のゲ
ートに加えらえ、もう一方のＦＥＴ２のゲートはコンデ
ンサＣ１により高周波的に接地される。その結果、出力
端子であるＦＥＴ１，ＦＥＴ２の両方のドレインに互い
に逆位相の平衡な信号が生じ、出力端子ＯＵＴ１，ＯＵ
Ｔ２に出力される。
【０００５】
【発明が解決しようとする課題】上述した従来の差動増
幅回路においては、入力される搬送波が高周波であるた
め、出力端子ＯＵＴ１，ＯＵＴ２に表れる出力電圧に振
幅差が生じるという問題がある。
幅回路においては、入力される搬送波が高周波であるた
め、出力端子ＯＵＴ１，ＯＵＴ２に表れる出力電圧に振
幅差が生じるという問題がある。
【０００６】すなわち、入力端子ＩＮから入力された電
圧信号はＦＥＴ１のゲートに入力され、ＦＥＴ１のドレ
イン−ソース間の電流に変換される。ＦＥＴ１のドレイ
ン側ではその電流信号が負荷抵抗Ｒ１により電圧に変換
され、出力端子ＯＵＴ１に電圧信号として出力される。
一方、ＦＥＴ１のソース側では定電流源として使用され
ているＦＥＴ３のドレイン側を見たインピーダンスが比
較的高いので電流信号はほとんどＦＥＴ２のソースを通
してＦＥＴ２のドレインに伝わり、負荷抵抗Ｒ２で電圧
に変換され出力端子ＯＵＴ２に電圧信号として出力され
る。ＦＥＴ１のドレイン電流に対してＦＥＴ２のドレイ
ン電流は向きが反転するので、ＯＵＴ１，ＯＵＴ２に表
れる電圧信号も位相が１８０°ずれており、平衡出力が
得られる。
圧信号はＦＥＴ１のゲートに入力され、ＦＥＴ１のドレ
イン−ソース間の電流に変換される。ＦＥＴ１のドレイ
ン側ではその電流信号が負荷抵抗Ｒ１により電圧に変換
され、出力端子ＯＵＴ１に電圧信号として出力される。
一方、ＦＥＴ１のソース側では定電流源として使用され
ているＦＥＴ３のドレイン側を見たインピーダンスが比
較的高いので電流信号はほとんどＦＥＴ２のソースを通
してＦＥＴ２のドレインに伝わり、負荷抵抗Ｒ２で電圧
に変換され出力端子ＯＵＴ２に電圧信号として出力され
る。ＦＥＴ１のドレイン電流に対してＦＥＴ２のドレイ
ン電流は向きが反転するので、ＯＵＴ１，ＯＵＴ２に表
れる電圧信号も位相が１８０°ずれており、平衡出力が
得られる。
【０００７】ここで、搬送波入力が低周波ならば前述の
ようにＦＥＴ３のドレイン側を見たインピーダンスは比
較的高いため、ＦＥＴ１のソースから伝搬される信号は
ほとんどＦＥＴ２のソースに伝わるが、搬送波が高周波
になるとＦＥＴ３のドレインに付いている寄生容量によ
りドレイン側を見たインピーダンスが下がり、ＦＥＴ１
のソースから伝搬される信号の一部がＦＥＴ３のドレイ
ン側に吸収される。したがって、ＦＥＴ１のソースから
ＦＥＴ２のソースを通してＦＥＴ２のドレインに伝わる
電流信号はその分小さくなり、ＯＵＴ１，ＯＵＴ２の出
力電圧振幅に差が生じる。
ようにＦＥＴ３のドレイン側を見たインピーダンスは比
較的高いため、ＦＥＴ１のソースから伝搬される信号は
ほとんどＦＥＴ２のソースに伝わるが、搬送波が高周波
になるとＦＥＴ３のドレインに付いている寄生容量によ
りドレイン側を見たインピーダンスが下がり、ＦＥＴ１
のソースから伝搬される信号の一部がＦＥＴ３のドレイ
ン側に吸収される。したがって、ＦＥＴ１のソースから
ＦＥＴ２のソースを通してＦＥＴ２のドレインに伝わる
電流信号はその分小さくなり、ＯＵＴ１，ＯＵＴ２の出
力電圧振幅に差が生じる。
【０００８】一般にミクサに入力される搬送波は比較的
高い入力レベルが必要であるため、不平衡−平衡変換用
の差動増幅回路としても、高い出力レベルが必要にな
る。したがって、出力端子における振幅差は顕著にな
る。このような差動増幅回路の出力端子における振幅差
は、ミクサ側で同相信号として検出され、ミクサの動作
に悪影響を与える。
高い入力レベルが必要であるため、不平衡−平衡変換用
の差動増幅回路としても、高い出力レベルが必要にな
る。したがって、出力端子における振幅差は顕著にな
る。このような差動増幅回路の出力端子における振幅差
は、ミクサ側で同相信号として検出され、ミクサの動作
に悪影響を与える。
【０００９】本発明の目的は、従来生じていた出力電圧
の振幅差を小さくすることのできる差動増幅回路を提供
することにある。
の振幅差を小さくすることのできる差動増幅回路を提供
することにある。
【００１０】
【課題を解決するための手段】本発明は、第１および第
２の信号入力端子にそれぞれのゲートが接続され、か
つ、それぞれのソースが共通に接続された第１および第
２のＦＥＴと、前記共通接続されたソースがドレインに
接続された第３のＦＥＴとを有する差動増幅回路におい
て、 前記第１のＦＥＴのドレインと前記第２のＦＥＴ
のゲート間に、抵抗およびコンデンサで構成する帰還回
路を設けたことを特徴とする。
２の信号入力端子にそれぞれのゲートが接続され、か
つ、それぞれのソースが共通に接続された第１および第
２のＦＥＴと、前記共通接続されたソースがドレインに
接続された第３のＦＥＴとを有する差動増幅回路におい
て、 前記第１のＦＥＴのドレインと前記第２のＦＥＴ
のゲート間に、抵抗およびコンデンサで構成する帰還回
路を設けたことを特徴とする。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例を示す回路図であ
り、ＭＭＩＣ化した場合の等価回路を示している。図２
に示した従来の差動増幅回路と相違するところは、ＦＥ
Ｔ１のドレインとＦＥＴ２のゲートの間にコンデンサＣ
２と抵抗Ｒ７を設け、同様にＦＥＴ２のゲートと接地用
のコンデンサＣ１の間に抵抗Ｒ８を設けたことである。
り、ＭＭＩＣ化した場合の等価回路を示している。図２
に示した従来の差動増幅回路と相違するところは、ＦＥ
Ｔ１のドレインとＦＥＴ２のゲートの間にコンデンサＣ
２と抵抗Ｒ７を設け、同様にＦＥＴ２のゲートと接地用
のコンデンサＣ１の間に抵抗Ｒ８を設けたことである。
【００１３】次に本発明の実施例の動作について説明す
る。
る。
【００１４】ＦＥＴ１のソース側からＦＥＴ２のソース
側に電流信号が伝搬するときに、ＦＥＴ３のドレインに
付いている規制容量により信号の一部が失われるのは従
来例と同じである。ここで高周波的に接地されていたＦ
ＥＴ２のゲートに対して、入力端子ＩＮに入力されてい
る電圧信号の位相と逆位相の電圧信号を印加することで
ＦＥＴ２に電流信号が生じる。この電流信号はＦＥＴ１
のソースから伝わる電流信号と同位相なので、適当な大
きさならば寄生容量により失われた電流信号を補うこと
ができる。
側に電流信号が伝搬するときに、ＦＥＴ３のドレインに
付いている規制容量により信号の一部が失われるのは従
来例と同じである。ここで高周波的に接地されていたＦ
ＥＴ２のゲートに対して、入力端子ＩＮに入力されてい
る電圧信号の位相と逆位相の電圧信号を印加することで
ＦＥＴ２に電流信号が生じる。この電流信号はＦＥＴ１
のソースから伝わる電流信号と同位相なので、適当な大
きさならば寄生容量により失われた電流信号を補うこと
ができる。
【００１５】本発明ではＦＥＴ２のゲートに前述の電圧
信号を印加するために、図１に示す構成としている。す
なわち、入力端子ＩＮに入力されている電圧信号に対し
てＦＥＴ１のドレインに生じる電圧信号は逆位相となっ
ているので、この電圧信号の一部を取り出してＦＥＴ２
のゲートに印加する帰還回路を有している。コンデンサ
Ｃ２および抵抗Ｒ７，Ｒ８はそれを実現するために設け
たものであり、コンデンサＣ２は直流阻止のためであ
り、抵抗Ｒ７，Ｒ８は電圧信号をＦＥＴ２のゲートに分
圧して印加するためのものである。信号の周波数は高い
ので、コンデンサＣ２の容量値は小さくて済み、ＭＭＩ
Ｃ内に構成できる。また、抵抗Ｒ７，Ｒ８の抵抗値を適
当な大きさに選べば、先に述べたように、ＦＥＴ１のド
レイン電流とＦＥＴ２のドレイン電流の大きさをほとん
ど等しくできて、出力端子ＯＵＴ１とＯＵＴ２の電圧振
幅差を非常に小さくできる。
信号を印加するために、図１に示す構成としている。す
なわち、入力端子ＩＮに入力されている電圧信号に対し
てＦＥＴ１のドレインに生じる電圧信号は逆位相となっ
ているので、この電圧信号の一部を取り出してＦＥＴ２
のゲートに印加する帰還回路を有している。コンデンサ
Ｃ２および抵抗Ｒ７，Ｒ８はそれを実現するために設け
たものであり、コンデンサＣ２は直流阻止のためであ
り、抵抗Ｒ７，Ｒ８は電圧信号をＦＥＴ２のゲートに分
圧して印加するためのものである。信号の周波数は高い
ので、コンデンサＣ２の容量値は小さくて済み、ＭＭＩ
Ｃ内に構成できる。また、抵抗Ｒ７，Ｒ８の抵抗値を適
当な大きさに選べば、先に述べたように、ＦＥＴ１のド
レイン電流とＦＥＴ２のドレイン電流の大きさをほとん
ど等しくできて、出力端子ＯＵＴ１とＯＵＴ２の電圧振
幅差を非常に小さくできる。
【００１６】図３は、本実施例の効果を示す図である。
搬送波の周波数６ＧＨｚ、Ｃ２＝１ｐＦ、Ｒ７＝１５０
Ω、Ｒ８＝１０Ωとした場合の、従来例の差動増幅回路
の出力電圧波形と、本実施例の差動増幅回路の出力電圧
波形とを示す。図から明らかなように、本実施例によれ
ば、従来生じていた出力電圧の振幅差を小さくできる。
搬送波の周波数６ＧＨｚ、Ｃ２＝１ｐＦ、Ｒ７＝１５０
Ω、Ｒ８＝１０Ωとした場合の、従来例の差動増幅回路
の出力電圧波形と、本実施例の差動増幅回路の出力電圧
波形とを示す。図から明らかなように、本実施例によれ
ば、従来生じていた出力電圧の振幅差を小さくできる。
【００１７】
【発明の効果】以上説明したように、本発明は不平衡信
号が入力される不平衡−平衡変換用の差動増幅回路にお
いて、出力端子の出力電圧の一部を帰還させることによ
り、従来生じていた出力電圧の振幅差を小さくできると
いう効果を有する。
号が入力される不平衡−平衡変換用の差動増幅回路にお
いて、出力端子の出力電圧の一部を帰還させることによ
り、従来生じていた出力電圧の振幅差を小さくできると
いう効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の差動増幅回路の一例を示す回路図であ
る。
る。
【図３】実施例の効果を示す図である。
ＦＥＴ１〜ＦＥＴ３ ＧａＡｓ ＦＥＴ Ｒ１〜Ｒ８ 抵抗 Ｃ１，Ｃ２ コンデンサ ＩＮ 入力端子 ＯＵＴ１〜ＯＵＴ２ 出力端子 ＶDD 正電源端子 ＶSS 負電源端子
Claims (1)
- 【請求項１】第１および第２の信号入力端子にそれぞれ
のゲートが接続され、かつ、それぞれのソースが共通に
接続された第１および第２のＦＥＴと、前記共通接続さ
れたソースがドレインに接続された第３のＦＥＴとを有
する差動増幅回路において、 前記第１のＦＥＴのドレインと前記第２のＦＥＴのゲー
ト間に、抵抗およびコンデンサで構成する帰還回路を設
けたことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038190A JPH05235664A (ja) | 1992-02-25 | 1992-02-25 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038190A JPH05235664A (ja) | 1992-02-25 | 1992-02-25 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235664A true JPH05235664A (ja) | 1993-09-10 |
Family
ID=12518451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038190A Pending JPH05235664A (ja) | 1992-02-25 | 1992-02-25 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235664A (ja) |
-
1992
- 1992-02-25 JP JP4038190A patent/JPH05235664A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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