JPH05233286A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH05233286A JPH05233286A JP4182510A JP18251092A JPH05233286A JP H05233286 A JPH05233286 A JP H05233286A JP 4182510 A JP4182510 A JP 4182510A JP 18251092 A JP18251092 A JP 18251092A JP H05233286 A JPH05233286 A JP H05233286A
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- Japan
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- 238000000034 method Methods 0.000 claims description 24
- 238000003672 processing method Methods 0.000 claims description 3
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- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 6
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 独立した実行ユニット内で複数のインストラ
クションをシーケンス順を越えて並列実行する。 【構成】 個々が複数のインストラクションを格納及び
実行するための独立した回路を含む複数の実行ユニット
を含むデータ処理システムであり、シーケンスの複数の
インストラクションからインストラクションを複数の実
行ユニットに供給するための回路が含まれるが、個々の
インストラクションは複数の実行ユニットの一つのみに
供給される。このシステムは、第一の実行ユニット内の
インストラクションが正しい結果を得るために第二の実
行ユニット内のインストラクションの実行の前に実行を
完結しなければならない場合を検出するための回路を含
む。さらに、この検出回路に応答して、第二の実行ユニ
ット内のインストラクションの実行を第一の実行ユニッ
ト内のインストラクションの実行が完結するまで遅延す
るための回路を含む。
クションをシーケンス順を越えて並列実行する。 【構成】 個々が複数のインストラクションを格納及び
実行するための独立した回路を含む複数の実行ユニット
を含むデータ処理システムであり、シーケンスの複数の
インストラクションからインストラクションを複数の実
行ユニットに供給するための回路が含まれるが、個々の
インストラクションは複数の実行ユニットの一つのみに
供給される。このシステムは、第一の実行ユニット内の
インストラクションが正しい結果を得るために第二の実
行ユニット内のインストラクションの実行の前に実行を
完結しなければならない場合を検出するための回路を含
む。さらに、この検出回路に応答して、第二の実行ユニ
ット内のインストラクションの実行を第一の実行ユニッ
ト内のインストラクションの実行が完結するまで遅延す
るための回路を含む。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理システム、
より詳細には、複数の実行ユニットを持つデータ処理シ
ステム内においてインストラクションをシーケンスの順
番を越えて並列に実行するデータ処理システム及びデー
タ処理方法に関する。
より詳細には、複数の実行ユニットを持つデータ処理シ
ステム内においてインストラクションをシーケンスの順
番を越えて並列に実行するデータ処理システム及びデー
タ処理方法に関する。
【０００２】
【従来の技術】データ処理システムは、歴史的に、イン
ストラクションが順番に実行されることを要求してき
た。データ処理システム内において、インストラクショ
ンをできる限り迅速に実行することは、勿論、有益なこ
とである。インストラクションの実行を速くするための
先行技術による一つの方法は、一つの実行ユニットを使
用し、スループットを上げる方法である。第二の方法
は、複数の実行ユニットを使用し、インストラクション
をできるだけ多く並列に実行する方法である。複数の実
行ユニット内でインストラクションを並列に実行する場
合、インストラクション間のデータの依存性を処理する
ための方法を提供することが必要である。
ストラクションが順番に実行されることを要求してき
た。データ処理システム内において、インストラクショ
ンをできる限り迅速に実行することは、勿論、有益なこ
とである。インストラクションの実行を速くするための
先行技術による一つの方法は、一つの実行ユニットを使
用し、スループットを上げる方法である。第二の方法
は、複数の実行ユニットを使用し、インストラクション
をできるだけ多く並列に実行する方法である。複数の実
行ユニット内でインストラクションを並列に実行する場
合、インストラクション間のデータの依存性を処理する
ための方法を提供することが必要である。
【０００３】非並列データ処理システム内において、デ
ータの依存性を扱うための一つの方法が『メインメモリ
への或はこれからのデータ伝送と重複するＣＰＵレジス
タからレジスタへのデータ伝送を持つデータ処理システ
ム（Data Processing Systemwith CPU Register to Reg
ister Data Transfers Overlapped with Data Transfer
to and from Main Storage）』と言う名称の合衆国特
許第４，６３０，１９５号において開示されている。こ
の方法は、あるインストラクションによって使用される
べきレジスタが保留状態のＩ／Ｏインストラクションの
対象であるか否かを決定するためにレジスタ上のタグを
使用する。そのレジスタが空いているときは、このイン
ストラクションはこのＩ／Ｏインストラクションが完結
することを待つことなく実行できる。但し、この方法
は、並列処理スキームを伴うことはない。
ータの依存性を扱うための一つの方法が『メインメモリ
への或はこれからのデータ伝送と重複するＣＰＵレジス
タからレジスタへのデータ伝送を持つデータ処理システ
ム（Data Processing Systemwith CPU Register to Reg
ister Data Transfers Overlapped with Data Transfer
to and from Main Storage）』と言う名称の合衆国特
許第４，６３０，１９５号において開示されている。こ
の方法は、あるインストラクションによって使用される
べきレジスタが保留状態のＩ／Ｏインストラクションの
対象であるか否かを決定するためにレジスタ上のタグを
使用する。そのレジスタが空いているときは、このイン
ストラクションはこのＩ／Ｏインストラクションが完結
することを待つことなく実行できる。但し、この方法
は、並列処理スキームを伴うことはない。
【０００４】並列データ処理システム内においてデータ
依存性を扱うための一つの方法はプログラムをデータフ
ローに従って表現する方法である。この方法の一例が、
ＩＥＥＥトランザクション・オン・コンピュータ（IEEE
Transactions on Computers）、Ｖｏｌ．Ｃ−２６、Ｎ
ｏ．２、１９７７年２月号、ページ１３８−１４６に掲
載の論文『データフロー多重プロセッサ（A Data Flow
Multiprocessor）』において開示されている。この方法
においては、インストラクションは個々が要求するオペ
ランドに従ってモジュールに分離される。あるインスト
ラクションが第二のインストラクションに依存する場合
は、これは第二のインストラクションと同一モジュール
内におかれる。個々のモジュールは自己完結型であり、
全てのデータ依存性が含まれているために副作用を生じ
ることはない。従って、複数のプロセッサが自由に複数
のモジュールを同時に実行することができる。この方法
の短所は、これが従来のシステムと全く異なるユニーク
なデータフロー言語を要求することである。
依存性を扱うための一つの方法はプログラムをデータフ
ローに従って表現する方法である。この方法の一例が、
ＩＥＥＥトランザクション・オン・コンピュータ（IEEE
Transactions on Computers）、Ｖｏｌ．Ｃ−２６、Ｎ
ｏ．２、１９７７年２月号、ページ１３８−１４６に掲
載の論文『データフロー多重プロセッサ（A Data Flow
Multiprocessor）』において開示されている。この方法
においては、インストラクションは個々が要求するオペ
ランドに従ってモジュールに分離される。あるインスト
ラクションが第二のインストラクションに依存する場合
は、これは第二のインストラクションと同一モジュール
内におかれる。個々のモジュールは自己完結型であり、
全てのデータ依存性が含まれているために副作用を生じ
ることはない。従って、複数のプロセッサが自由に複数
のモジュールを同時に実行することができる。この方法
の短所は、これが従来のシステムと全く異なるユニーク
なデータフロー言語を要求することである。
【０００５】並列データ処理システム内のインストラク
ションを扱うための第二の方法は、プロセッサを同期さ
せる方法である。ＩＢＭ技術小冊子（IBM Technical Di
sclosure Bulletin ）、Ｖｏｌ．３２、Ｎｏ．７、１９
８９年１２月号、ページ１０９−１１３に掲載の論文
『複数のプロセッサを同期するためのデバイス（Device
for Synchronizing Multiple Processors）』は複数の
プロセッサを同期するためのデバイスを開示する。この
デバイスはバリア（barrier ）同期能力、及び複数のプ
ロセスからの複数の要求を直列化する能力を持つ。バリ
ア同期は、シーケンスのインストラクション内の任意の
プロセスがこのバリアをパスする前に全てのプロセスが
到達しなければならないポイントである。直列化動作
は、複数の同時的な要求の個々に優先順位を示すために
固有の整数を割り当て、また個々のプロセスにシステム
資源の固有のセットを割り当てる動作である。この方法
は、あまりにも厳格すぎ、インストラクションがそれら
のもとの順番を越えて実行されることを許さないという
問題を持つ。
ションを扱うための第二の方法は、プロセッサを同期さ
せる方法である。ＩＢＭ技術小冊子（IBM Technical Di
sclosure Bulletin ）、Ｖｏｌ．３２、Ｎｏ．７、１９
８９年１２月号、ページ１０９−１１３に掲載の論文
『複数のプロセッサを同期するためのデバイス（Device
for Synchronizing Multiple Processors）』は複数の
プロセッサを同期するためのデバイスを開示する。この
デバイスはバリア（barrier ）同期能力、及び複数のプ
ロセスからの複数の要求を直列化する能力を持つ。バリ
ア同期は、シーケンスのインストラクション内の任意の
プロセスがこのバリアをパスする前に全てのプロセスが
到達しなければならないポイントである。直列化動作
は、複数の同時的な要求の個々に優先順位を示すために
固有の整数を割り当て、また個々のプロセスにシステム
資源の固有のセットを割り当てる動作である。この方法
は、あまりにも厳格すぎ、インストラクションがそれら
のもとの順番を越えて実行されることを許さないという
問題を持つ。
【０００６】『浮動小数点動作のための方法及び装置
（Method and Apparatus for Floating Point Operatio
n ）』という名称の合衆国特許第４，７６３，２９４号
は、インストラクションのタイプに応じて固定小数点プ
ロセッサと浮動小数点プロセッサを同期するための装置
を開示する。浮動小数点インストラクションはインター
ロックを要求する第一のグループのメンバーか或はイン
ターロックを要求しない第二のグループのメンバーかの
いずれかである。いずれの場合も、固定小数点ユニット
は浮動小数点インストラクションのディスパッチを制御
し、浮動小数点プロセッサがアイドル状態になるのを待
たなければならない。こうして、固定小数点プロセッサ
は、常に、それらインストラクションをそれらの元のシ
ーケンス順で見ている。
（Method and Apparatus for Floating Point Operatio
n ）』という名称の合衆国特許第４，７６３，２９４号
は、インストラクションのタイプに応じて固定小数点プ
ロセッサと浮動小数点プロセッサを同期するための装置
を開示する。浮動小数点インストラクションはインター
ロックを要求する第一のグループのメンバーか或はイン
ターロックを要求しない第二のグループのメンバーかの
いずれかである。いずれの場合も、固定小数点ユニット
は浮動小数点インストラクションのディスパッチを制御
し、浮動小数点プロセッサがアイドル状態になるのを待
たなければならない。こうして、固定小数点プロセッサ
は、常に、それらインストラクションをそれらの元のシ
ーケンス順で見ている。
【０００７】『先行インストラクションと後続インスト
ラクションの間でオペランドデータを直接に伝送するた
めのパイプライン連結された並列データ処理装置（Pipe
lined Parallel Data Processing Apparatus for Direc
tly Transferring Operand Data between Preceding an
d Succeeding Instructions ）』という名称の合衆国特
許第４，９１６，６０６号はあるインストラクションが
前のインストラクションの結果を使用する場合を検出
し、データを直接に後続インストラクションに供給する
装置を開示する。これはデータ検索ステップを不要に
し、実行の速度を向上させるが、但し、並列処理インス
トラクションをシーケンスを越えて実行することは許さ
ない。
ラクションの間でオペランドデータを直接に伝送するた
めのパイプライン連結された並列データ処理装置（Pipe
lined Parallel Data Processing Apparatus for Direc
tly Transferring Operand Data between Preceding an
d Succeeding Instructions ）』という名称の合衆国特
許第４，９１６，６０６号はあるインストラクションが
前のインストラクションの結果を使用する場合を検出
し、データを直接に後続インストラクションに供給する
装置を開示する。これはデータ検索ステップを不要に
し、実行の速度を向上させるが、但し、並列処理インス
トラクションをシーケンスを越えて実行することは許さ
ない。
【０００８】『並列処理タイプの演算動作処理装置及び
この装置内で使用されるコンパイラ（Arithmetic Opera
tion Processing Apparatus of the Parallel Processi
ng Type and Compiler which is Used in this Appara
tus ）』という名称の合衆国特許第４，９５６，８００
号は実行シーケンス及び入／出力シーケンスを並列にて
実行することを可能にすることにより高速にて演算動作
プロセスを遂行するための装置を開示する。これは、実
行速度を向上させるが、これらインストラクションはこ
の場合もシーケンス順にて実行される。
この装置内で使用されるコンパイラ（Arithmetic Opera
tion Processing Apparatus of the Parallel Processi
ng Type and Compiler which is Used in this Appara
tus ）』という名称の合衆国特許第４，９５６，８００
号は実行シーケンス及び入／出力シーケンスを並列にて
実行することを可能にすることにより高速にて演算動作
プロセスを遂行するための装置を開示する。これは、実
行速度を向上させるが、これらインストラクションはこ
の場合もシーケンス順にて実行される。
【０００９】
【発明が解決しようとする課題】上に詳細に説明された
参照文献のいずれも一つの実行ユニットがその実行ユニ
ット内のインストラクションの正しい実行が第二の実行
ユニット内のインストラクションの実行の完了に依存す
る場合にのみ遅延されるような独立した複数の実行ユニ
ット内のインストラクションをシーケンス順を越えて並
列実行するメカニズムについては開示しない。
参照文献のいずれも一つの実行ユニットがその実行ユニ
ット内のインストラクションの正しい実行が第二の実行
ユニット内のインストラクションの実行の完了に依存す
る場合にのみ遅延されるような独立した複数の実行ユニ
ット内のインストラクションをシーケンス順を越えて並
列実行するメカニズムについては開示しない。
【課題を解決するための手段】上記課題を達成するため
本発明のデータ処理システムは、各々が複数のインスト
ラクションを格納及び実行するための独立した手段を含
む複数の実行ユニットと、複数のインストラクションの
各々が上記複数の実行ユニットの一つのみに供給される
シーケンスの複数のインストラクションから上記実行ユ
ニットにインストラクションを供給するための手段と、
上記実行ユニットに接続され、正しい結果を得るため
に、第一の実行ユニット内のあるインストラクションが
第二の実行ユニット内のインストラクションより前に実
行を完了しなければならない場合を検出するための手段
と、上記検出手段に応答して、上記第二の実行ユニット
内の上記インストラクションの実行を上記第一の実行ユ
ニット内の上記インストラクションが実行を完了するま
で遅延するための手段を含むことを特徴とする。
本発明のデータ処理システムは、各々が複数のインスト
ラクションを格納及び実行するための独立した手段を含
む複数の実行ユニットと、複数のインストラクションの
各々が上記複数の実行ユニットの一つのみに供給される
シーケンスの複数のインストラクションから上記実行ユ
ニットにインストラクションを供給するための手段と、
上記実行ユニットに接続され、正しい結果を得るため
に、第一の実行ユニット内のあるインストラクションが
第二の実行ユニット内のインストラクションより前に実
行を完了しなければならない場合を検出するための手段
と、上記検出手段に応答して、上記第二の実行ユニット
内の上記インストラクションの実行を上記第一の実行ユ
ニット内の上記インストラクションが実行を完了するま
で遅延するための手段を含むことを特徴とする。
【００１０】
【作用】本発明によると、各々がインストラクションを
格納及び実行するための独立した回路を含む複数の実行
ユニットを持つデータ処理システムが提供される。ま
た、シーケンスの複数のインストラクションからこれら
実行ユニットにインストラクションを供給するための回
路が提供されるが、ここでは、個々のインストラクショ
ンはこれら複数の実行ユニットの一つのみに提供され
る。このシステムは第一の実行ユニット内のインストラ
クションが正しい結果を得るために第二の実行ユニット
内のインストラクションの実行の前に実行を完了しなけ
ればならない場合を検出するための回路を含む。さら
に、この検出回路に応答して、第二の実行ユニット内の
インストラクションの実行を第一の実行ユニット内のイ
ンストラクションが実行を完了するまで遅延するための
回路が提供される。
格納及び実行するための独立した回路を含む複数の実行
ユニットを持つデータ処理システムが提供される。ま
た、シーケンスの複数のインストラクションからこれら
実行ユニットにインストラクションを供給するための回
路が提供されるが、ここでは、個々のインストラクショ
ンはこれら複数の実行ユニットの一つのみに提供され
る。このシステムは第一の実行ユニット内のインストラ
クションが正しい結果を得るために第二の実行ユニット
内のインストラクションの実行の前に実行を完了しなけ
ればならない場合を検出するための回路を含む。さら
に、この検出回路に応答して、第二の実行ユニット内の
インストラクションの実行を第一の実行ユニット内のイ
ンストラクションが実行を完了するまで遅延するための
回路が提供される。
【００１１】一つの好ましい実施例においては、これら
インストラクションがインストラクションの複数のクラ
スの一つに属し、個々の実行ユニットが一つのクラスの
インストラクションを実行するために専用化されるデー
タ処理システムが提供される。このシステムはさらに個
々のインストラクションのクラスを決定するための回路
及びあるクラスに属するインストラクションをそのクラ
スのインストラクションを実行するために専用化された
実行ユニットに提供するための回路を含む。さらに、第
一の実行ユニット内の個々のインストラクションと第二
の実行ユニット内の元のシーケンスにおいてこれに先行
するインストラクションの数とを関連付けるための回路
が提供される。最後に、（１）第一の実行ユニット内の
インストラクションの実行をそのインストラクションと
関連するカウントがゼロでなく、また正しい結果を得る
ために第二の実行ユニット内のそのインストラクション
に先行するインストラクションがそのインストラクショ
ンの前に実行されなければならないときにのみ遅延し、
（２）第二の実行ユニット内のインストラクションの実
行を第一の実行ユニット内のインストラクションと関連
するカウントが第二の実行ユニット内のこのインストラ
クションに先行する第二の実行ユニット内のインストラ
クションの数以下或はこれに等しく、また第一の実行ユ
ニット内のインストラクションが正しい結果を得るため
に第二の実行ユニット内のインストラクションの前に実
行されなければならないときにのみ遅延するための回路
が含まれる。
インストラクションがインストラクションの複数のクラ
スの一つに属し、個々の実行ユニットが一つのクラスの
インストラクションを実行するために専用化されるデー
タ処理システムが提供される。このシステムはさらに個
々のインストラクションのクラスを決定するための回路
及びあるクラスに属するインストラクションをそのクラ
スのインストラクションを実行するために専用化された
実行ユニットに提供するための回路を含む。さらに、第
一の実行ユニット内の個々のインストラクションと第二
の実行ユニット内の元のシーケンスにおいてこれに先行
するインストラクションの数とを関連付けるための回路
が提供される。最後に、（１）第一の実行ユニット内の
インストラクションの実行をそのインストラクションと
関連するカウントがゼロでなく、また正しい結果を得る
ために第二の実行ユニット内のそのインストラクション
に先行するインストラクションがそのインストラクショ
ンの前に実行されなければならないときにのみ遅延し、
（２）第二の実行ユニット内のインストラクションの実
行を第一の実行ユニット内のインストラクションと関連
するカウントが第二の実行ユニット内のこのインストラ
クションに先行する第二の実行ユニット内のインストラ
クションの数以下或はこれに等しく、また第一の実行ユ
ニット内のインストラクションが正しい結果を得るため
に第二の実行ユニット内のインストラクションの前に実
行されなければならないときにのみ遅延するための回路
が含まれる。
【００１２】
【実施例】本発明の特質であると信じられる新規の特徴
は特許請求の範囲に示される通りである。但し、本発明
自体、及び本発明のその他の特徴及び長所は、好ましい
実施例の以下の説明を図面を参照にしながら読むことで
一層理解できるものである。
は特許請求の範囲に示される通りである。但し、本発明
自体、及び本発明のその他の特徴及び長所は、好ましい
実施例の以下の説明を図面を参照にしながら読むことで
一層理解できるものである。
【００１３】本発明においては、浮動小数点ユニット
（floating point unit ）内の別個の実行ユニット（ex
ecution unit）内でインストラクションを独立して実行
できる能力を持つデータ処理システムが提供される。結
果として、インストラクションをシーケンスに従わずに
実行することができる。これら複数の別個の実行ユニッ
トは、互いに、異なる実行ユニット内の二つのインスト
ラクションが片方のインストラクションの正しい結果が
他方のインストラクションの実行の完了に依存するため
にシーケンスに従って実行されなければならないような
ケースにおいてのみ待つ。
（floating point unit ）内の別個の実行ユニット（ex
ecution unit）内でインストラクションを独立して実行
できる能力を持つデータ処理システムが提供される。結
果として、インストラクションをシーケンスに従わずに
実行することができる。これら複数の別個の実行ユニッ
トは、互いに、異なる実行ユニット内の二つのインスト
ラクションが片方のインストラクションの正しい結果が
他方のインストラクションの実行の完了に依存するため
にシーケンスに従って実行されなければならないような
ケースにおいてのみ待つ。
【００１４】図１は好ましい実施例によるデータ処理シ
ステムのブロック図である。このシステムは、メインメ
モリ（１０）、インストラクションユニット（１２）、
固定小数点ユニット（１４）、浮動小数点ユニット（１
６）、及びデータキャッシュ（１８）を含む。メインメ
モリはインストラクションユニットにメモリバス（２
０）によって接続される。インストラクションユニット
は固定小数点ユニット及び浮動小数点ユニットにインス
トラクションバス（２２）によって接続される。浮動小
数点ユニットと固定小数点ユニットはデータバス（２
４）によって相互接続され、またデータキャッシュにデ
ータバス（２４）によって接続される。固定小数点ユニ
ットは、メインメモリ及びデータキャッシュにデータア
ドレスバス（２６）によって接続される。データキャッ
シュはバス（２８）によってメインメモリに接続され
る。
ステムのブロック図である。このシステムは、メインメ
モリ（１０）、インストラクションユニット（１２）、
固定小数点ユニット（１４）、浮動小数点ユニット（１
６）、及びデータキャッシュ（１８）を含む。メインメ
モリはインストラクションユニットにメモリバス（２
０）によって接続される。インストラクションユニット
は固定小数点ユニット及び浮動小数点ユニットにインス
トラクションバス（２２）によって接続される。浮動小
数点ユニットと固定小数点ユニットはデータバス（２
４）によって相互接続され、またデータキャッシュにデ
ータバス（２４）によって接続される。固定小数点ユニ
ットは、メインメモリ及びデータキャッシュにデータア
ドレスバス（２６）によって接続される。データキャッ
シュはバス（２８）によってメインメモリに接続され
る。
【００１５】この好ましい実施例においては、インスト
ラクションユニットは、インストラクションのためのロ
ーカル高速メモリとして機能する。これは、メインメモ
リからインストラクションを取り、これらを固定小数点
ユニット及び浮動小数点ユニットにディスパッチする。
固定小数点ユニット及び浮動小数点ユニットはそれらの
夫々のインストラクションを同期的に実行する。浮動小
数点ユニット内には、先取りバッファ（３０）、演算イ
ンストラクション実行ユニット（５４）、及び格納イン
ストラクション実行ユニット（５６）が存在する。これ
ら要素の個々の機能については図２との関連で説明され
る。データを格納したい場合、或はメモリからロードし
たい場合、固定小数点ユニットはアドレスバス（２６）
上にアドレスを置く。データはデータバス（２４）上を
転送される。データキャッシュはデータに対するローカ
ル高速メモリとして機能し、バス（２８）上のメインメ
モリとインターフェースする。
ラクションユニットは、インストラクションのためのロ
ーカル高速メモリとして機能する。これは、メインメモ
リからインストラクションを取り、これらを固定小数点
ユニット及び浮動小数点ユニットにディスパッチする。
固定小数点ユニット及び浮動小数点ユニットはそれらの
夫々のインストラクションを同期的に実行する。浮動小
数点ユニット内には、先取りバッファ（３０）、演算イ
ンストラクション実行ユニット（５４）、及び格納イン
ストラクション実行ユニット（５６）が存在する。これ
ら要素の個々の機能については図２との関連で説明され
る。データを格納したい場合、或はメモリからロードし
たい場合、固定小数点ユニットはアドレスバス（２６）
上にアドレスを置く。データはデータバス（２４）上を
転送される。データキャッシュはデータに対するローカ
ル高速メモリとして機能し、バス（２８）上のメインメ
モリとインターフェースする。
【００１６】図２は図１の浮動小数点ユニット（１６）
のブロック図である。インストラクション先取りバッフ
ァ（３０）はインストラクションユニット（図１の１
２）によって送られたインストラクションバス（２２）
からのインストラクションを逐次的に格納する。インス
トラクション先取りバッファ（Instruction Prefetch B
uffer 、ＩＰＢ）はインストラクションを一度に４つ格
納するが、シーケンスの第一のインストラクションはＩ
ＰＢ１内に格納され、最後のインストラクションはＩＰ
Ｂ４内に格納される。演算インストラクション待ち行列
コントロール（３６）及び格納インストラクション待ち
行列コントロール（３８）は複数のＩＰＢからインスト
ラクションを選択し、これらを、それぞれ、バス（５
０）及び（５２）上の演算インストラクション実行ユニ
ット（５４）及び格納インストラクション実行ユニット
（５６）に与える。
のブロック図である。インストラクション先取りバッフ
ァ（３０）はインストラクションユニット（図１の１
２）によって送られたインストラクションバス（２２）
からのインストラクションを逐次的に格納する。インス
トラクション先取りバッファ（Instruction Prefetch B
uffer 、ＩＰＢ）はインストラクションを一度に４つ格
納するが、シーケンスの第一のインストラクションはＩ
ＰＢ１内に格納され、最後のインストラクションはＩＰ
Ｂ４内に格納される。演算インストラクション待ち行列
コントロール（３６）及び格納インストラクション待ち
行列コントロール（３８）は複数のＩＰＢからインスト
ラクションを選択し、これらを、それぞれ、バス（５
０）及び（５２）上の演算インストラクション実行ユニ
ット（５４）及び格納インストラクション実行ユニット
（５６）に与える。
【００１７】演算インストラクションが演算インストラ
クション実行ユニット内に入れられると、格納インスト
ラクションカウントコントロール（４０）は格納インス
トラクション実行ユニット内のこれに先行する格納イン
ストラクションの数のカウントを数える。格納インスト
ラクションカウントコントロールは、次に、関連する格
納インストラクションカウントフィールド（２４）をセ
ットする。格納インストラクションカウントコントロー
ルによって数えられたカウントは“格納インストラクシ
ョンカウント（store count ）”と呼ばれる。格納イン
ストラクションカウントフィールドは演算インストラク
ション実行ユニット内の個々の演算インストラクション
と関連する格納インストラクションカウントを保持する
ための一つの要素を持つ。一つの格納インストラクショ
ンが実行されると、格納インストラクションカウントコ
ントロールは格納インストラクションカウントフィール
ド内の格納インストラクションカウントを１だけ減分す
る。
クション実行ユニット内に入れられると、格納インスト
ラクションカウントコントロール（４０）は格納インス
トラクション実行ユニット内のこれに先行する格納イン
ストラクションの数のカウントを数える。格納インスト
ラクションカウントコントロールは、次に、関連する格
納インストラクションカウントフィールド（２４）をセ
ットする。格納インストラクションカウントコントロー
ルによって数えられたカウントは“格納インストラクシ
ョンカウント（store count ）”と呼ばれる。格納イン
ストラクションカウントフィールドは演算インストラク
ション実行ユニット内の個々の演算インストラクション
と関連する格納インストラクションカウントを保持する
ための一つの要素を持つ。一つの格納インストラクショ
ンが実行されると、格納インストラクションカウントコ
ントロールは格納インストラクションカウントフィール
ド内の格納インストラクションカウントを１だけ減分す
る。
【００１８】演算インストラクション実行ユニット（Ar
ithmetic Execution Unit 、ＡｒＥＵ）は、演算インス
トラクション待ち行列（３２）、演算インストラクショ
ン実行論理（４６）、及び演算インストラクション実行
決定コントロール（４２）を含む。同様に、格納インス
トラクション実行ユニット（Store Execution Unit、Ｓ
ｔＥＵ）は、格納インストラクション待ち行列（３
４）、格納インストラクション実行論理（４８）、及び
格納インストラクション実行決定コントロール（４４）
を含む。演算インストラクション待ち行列（Arithmetic
Instruction Queue、ＡＱ）及び格納インストラクショ
ン待ち行列（Store Instruction Queue 、ＳＱ）は、そ
れぞれ、ＡｒＥＵ及びＳｔＥＵに供給されたインストラ
クションを格納する。演算インストラクション実行論理
（Arithmetic Execute Logic、ＡｒＥＬ）及び格納イン
ストラクション実行論理（Store Execute Logic 、Ｓｔ
ＥＬ）はこれらインストラクションを実行する。演算イ
ンストラクション実行決定コントロール（Arithmetic E
xecute Decision Control 、ＡｒＥＤＣ）及び格納イン
ストラクション実行決定コントロール（Store Execute
Decision Control、ＳｔＥＤＣ）は、ＡＱ及びＳＱ内の
インストラクションがいつ実行できるかを制御する機能
を持つ。ＡｒＥＤＣはライン（５４）上に実行信号を供
給し、ＳｔＥＤＣはライン（５５）上に実行信号を供給
する。インストラクションは、ＡｒＥＬ及びＳｔＥＬ
に、それぞれ、バス（５３）及び（５５）を通じて送ら
れる。
ithmetic Execution Unit 、ＡｒＥＵ）は、演算インス
トラクション待ち行列（３２）、演算インストラクショ
ン実行論理（４６）、及び演算インストラクション実行
決定コントロール（４２）を含む。同様に、格納インス
トラクション実行ユニット（Store Execution Unit、Ｓ
ｔＥＵ）は、格納インストラクション待ち行列（３
４）、格納インストラクション実行論理（４８）、及び
格納インストラクション実行決定コントロール（４４）
を含む。演算インストラクション待ち行列（Arithmetic
Instruction Queue、ＡＱ）及び格納インストラクショ
ン待ち行列（Store Instruction Queue 、ＳＱ）は、そ
れぞれ、ＡｒＥＵ及びＳｔＥＵに供給されたインストラ
クションを格納する。演算インストラクション実行論理
（Arithmetic Execute Logic、ＡｒＥＬ）及び格納イン
ストラクション実行論理（Store Execute Logic 、Ｓｔ
ＥＬ）はこれらインストラクションを実行する。演算イ
ンストラクション実行決定コントロール（Arithmetic E
xecute Decision Control 、ＡｒＥＤＣ）及び格納イン
ストラクション実行決定コントロール（Store Execute
Decision Control、ＳｔＥＤＣ）は、ＡＱ及びＳＱ内の
インストラクションがいつ実行できるかを制御する機能
を持つ。ＡｒＥＤＣはライン（５４）上に実行信号を供
給し、ＳｔＥＤＣはライン（５５）上に実行信号を供給
する。インストラクションは、ＡｒＥＬ及びＳｔＥＬ
に、それぞれ、バス（５３）及び（５５）を通じて送ら
れる。
【００１９】ＡｒＥＤＣ及びＳｔＥＤＣは、各々、格納
インストラクションカウントフィールド及びライン（５
７）及びライン（５８）によって示される２つのインス
トラクション待ち行列内のインストラクションを参照し
て夫々の実行ユニット内のインストラクションの実行を
制御する。待ち行列の最も下の位置内のインストラクシ
ョンから開始し、個々の決定コントロールは、待ち行列
の最も下の二つの位置内のインストラクションの一つが
実行できるか否かをチェックする。決定コントロール
は、インストラクションの実行を、これが、このインス
トラクションと他の実行ユニットの待ち行列内のインス
トラクションの一つとの間に食い違いが発見された時に
のみ遅延する。
インストラクションカウントフィールド及びライン（５
７）及びライン（５８）によって示される２つのインス
トラクション待ち行列内のインストラクションを参照し
て夫々の実行ユニット内のインストラクションの実行を
制御する。待ち行列の最も下の位置内のインストラクシ
ョンから開始し、個々の決定コントロールは、待ち行列
の最も下の二つの位置内のインストラクションの一つが
実行できるか否かをチェックする。決定コントロール
は、インストラクションの実行を、これが、このインス
トラクションと他の実行ユニットの待ち行列内のインス
トラクションの一つとの間に食い違いが発見された時に
のみ遅延する。
【００２０】これら二つの決定コントロールはどちらか
のインストラクションが依存する可能性を持つことを決
定するためにＡＱ内の個々のインストラクションと関連
する格納インストラクションカウントを使用する。例え
ば、ＡｒＥＤＣは、インストラクションの格納インスト
ラクションカウントがゼロの場合、このインストラクシ
ョンの前に格納インストラクションは存在せず、これが
実行できることを知る。但し、インストラクションの格
納インストラクションカウントがゼロより大きな場合
は、ＡｒＥＤＣはそのインストラクションがそれに先行
する格納インストラクションの一つのターゲットの上に
書き込むか否かをチェックしなければならない。ＳｔＥ
ＤＣは演算インストラクションの格納インストラクショ
ンカウントがゼロでないときは、そのインストラクショ
ンの前に格納インストラクションが存在し、一つの格納
インストラクションが実行できることを知る。他方、演
算インストラクションの格納インストラクションカウン
トがゼロのときは、ＳｔＥＤＣはその演算インストラク
ションがそれが実行を望む格納インストラクションのタ
ーゲットに書き込もうとしているか否かをチェックしな
ければならない。そうでない場合は、この格納インスト
ラクションは実行できる。但し、その格納インストラク
ションが演算インストラクションのターゲットを格納し
ようとしているときは、この格納インストラクションは
演算インストラクションが実行されるのを待たなければ
ならない。
のインストラクションが依存する可能性を持つことを決
定するためにＡＱ内の個々のインストラクションと関連
する格納インストラクションカウントを使用する。例え
ば、ＡｒＥＤＣは、インストラクションの格納インスト
ラクションカウントがゼロの場合、このインストラクシ
ョンの前に格納インストラクションは存在せず、これが
実行できることを知る。但し、インストラクションの格
納インストラクションカウントがゼロより大きな場合
は、ＡｒＥＤＣはそのインストラクションがそれに先行
する格納インストラクションの一つのターゲットの上に
書き込むか否かをチェックしなければならない。ＳｔＥ
ＤＣは演算インストラクションの格納インストラクショ
ンカウントがゼロでないときは、そのインストラクショ
ンの前に格納インストラクションが存在し、一つの格納
インストラクションが実行できることを知る。他方、演
算インストラクションの格納インストラクションカウン
トがゼロのときは、ＳｔＥＤＣはその演算インストラク
ションがそれが実行を望む格納インストラクションのタ
ーゲットに書き込もうとしているか否かをチェックしな
ければならない。そうでない場合は、この格納インスト
ラクションは実行できる。但し、その格納インストラク
ションが演算インストラクションのターゲットを格納し
ようとしているときは、この格納インストラクションは
演算インストラクションが実行されるのを待たなければ
ならない。
【００２１】図３は格納インストラクション実行決定コ
ントロールがいかにして格納インストラクション待ち行
列内のインストラクションをチェックするかのフローチ
ャートである。この図面はＳＱ０内の格納インストラク
ションのチェックの最初の数ステップを示す。最初に、
ステップ（１００）において、ＳｔＥＤＣはＡＱ０内の
演算インストラクションの格納インストラクションカウ
ントをチェックする。格納インストラクションカウント
がゼロでないときは、この格納インストラクションがシ
ーケンス内の最初となり、ＳｔＥＤＣはステップ（１０
２）に進み、この格納インストラクションを実行する。
格納インストラクションカウントがゼロのときは、演算
インストラクションが最初となり、ＳｔＥＤＣはステッ
プ（１０４）に進み、ＡＱ０演算インストラクションの
ターゲットレジスタとＳＱ０格納インストラクションの
ターゲットレジスタを比較する。ターゲットが一致する
ときは、この格納インストラクションはステップ（１０
６）において遅延される。ターゲットが一致しないとき
は、ＳｔＥＤＣはステップ（１０８）に進み、ＡＱ１内
のインストラクションの格納インストラクションカウン
トをチェックする。上と同様に、格納インストラクショ
ンカウントがゼロでないときは、この格納インストラク
ションが最初となり、ＳｔＥＤＣはステップ（１１０）
においてこの格納インストラクションを実行することが
できる。ＡＱ１内のインストラクションの格納インスト
ラクションカウントがゼロのときは、格納インストラク
ション決定コントロールは、ＡＱ１内の演算インストラ
クションのターゲットレジスタがＳＱ０内の格納インス
トラクションのターゲットレジスタと同一であるか否か
チェックしなければならない。これらが同一であるとき
は、ＳｔＥＤＣはステップ（１１４）に進み、実行を遅
延しなければならない。同一でないときは、ＳｔＥＤＣ
はＡＱ２内の演算インストラクションを実行する。この
プロセスが演算インストラクション待ち行列内の全ての
インストラクションがチェックされるまで継続される。
格納インストラクションのターゲットレジスタが任意の
ＡＱターゲットレジスタと一致しないときは、格納イン
ストラクションは、元のシーケンス内でそれが演算イン
ストラクションに続く場合でも、実行することができ
る。
ントロールがいかにして格納インストラクション待ち行
列内のインストラクションをチェックするかのフローチ
ャートである。この図面はＳＱ０内の格納インストラク
ションのチェックの最初の数ステップを示す。最初に、
ステップ（１００）において、ＳｔＥＤＣはＡＱ０内の
演算インストラクションの格納インストラクションカウ
ントをチェックする。格納インストラクションカウント
がゼロでないときは、この格納インストラクションがシ
ーケンス内の最初となり、ＳｔＥＤＣはステップ（１０
２）に進み、この格納インストラクションを実行する。
格納インストラクションカウントがゼロのときは、演算
インストラクションが最初となり、ＳｔＥＤＣはステッ
プ（１０４）に進み、ＡＱ０演算インストラクションの
ターゲットレジスタとＳＱ０格納インストラクションの
ターゲットレジスタを比較する。ターゲットが一致する
ときは、この格納インストラクションはステップ（１０
６）において遅延される。ターゲットが一致しないとき
は、ＳｔＥＤＣはステップ（１０８）に進み、ＡＱ１内
のインストラクションの格納インストラクションカウン
トをチェックする。上と同様に、格納インストラクショ
ンカウントがゼロでないときは、この格納インストラク
ションが最初となり、ＳｔＥＤＣはステップ（１１０）
においてこの格納インストラクションを実行することが
できる。ＡＱ１内のインストラクションの格納インスト
ラクションカウントがゼロのときは、格納インストラク
ション決定コントロールは、ＡＱ１内の演算インストラ
クションのターゲットレジスタがＳＱ０内の格納インス
トラクションのターゲットレジスタと同一であるか否か
チェックしなければならない。これらが同一であるとき
は、ＳｔＥＤＣはステップ（１１４）に進み、実行を遅
延しなければならない。同一でないときは、ＳｔＥＤＣ
はＡＱ２内の演算インストラクションを実行する。この
プロセスが演算インストラクション待ち行列内の全ての
インストラクションがチェックされるまで継続される。
格納インストラクションのターゲットレジスタが任意の
ＡＱターゲットレジスタと一致しないときは、格納イン
ストラクションは、元のシーケンス内でそれが演算イン
ストラクションに続く場合でも、実行することができ
る。
【００２２】図４は格納インストラクション待ち行列内
の全てのインストラクションをチェックするための図３
の圧縮されたバージョンを示すフローチャートである。
図４において、変数“ｘ”は演算インストラクション待
ち行列内の位置を表わし、０から７までの値を持つ。変
数“ｎ”は格納インストラクション待ち行列内の位置を
表わし、これも、０から７までの値を持つ。ステップ
（１２０）の最初の反復において、ＳＱ０に対する
“ｎ”はゼロであり、ＡＱ０に対する“ｘ”はゼロであ
る。ステップ（１２０）において、ＳｔＥＤＣはＡＱｘ
内の演算インストラクションの格納インストラクション
カウントをそれが実行のためにチェックしている格納イ
ンストラクションの位置に１を加えた数と比較する。例
えば、ＳｔＥＤＣがＳＱ１内の格納インストラクション
をチェックしている場合は、これはＡＱ内のインストラ
クションの格納インストラクションカウントを数“２”
と比較する。格納インストラクションカウントがこれに
等しいかこれ以上であるときは、この格納インストラク
ションは演算インストラクションの前に来て、この格納
インストラクションはステップ（１２２）において実行
することができる。格納インストラクションカウントが
これ以下であるときは、演算インストラクションが最初
に来て、ＳｔＥＤＣはステップ（１２４）に進む。ステ
ップ（１２４）において、ＳｔＥＤＣはこれら二つのイ
ンストラクションのターゲットレジスタを比較する。こ
れら二つのインストラクションが同一のターゲットレジ
スタを持つときは、ＳｔＥＤＣはステップ（１２６）に
進み、格納インストラクションを遅延する。これらター
ゲットレジスタが等しくないときは、ＳｔＤＥＣはステ
ップ（１２８）に進み、“ｘ”を増分する。ＳｔＥＤＣ
は、次にステップ（１２０）へと進み、演算インストラ
クション待ち行列内の次のインストラクションの処理を
行なう。ＳｔＥＤＣはＳＱ内の最初の二つの格納インス
トラクションに対してこのプロセスを遂行し、実行可能
である最初の格納インストラクションを実行する。
の全てのインストラクションをチェックするための図３
の圧縮されたバージョンを示すフローチャートである。
図４において、変数“ｘ”は演算インストラクション待
ち行列内の位置を表わし、０から７までの値を持つ。変
数“ｎ”は格納インストラクション待ち行列内の位置を
表わし、これも、０から７までの値を持つ。ステップ
（１２０）の最初の反復において、ＳＱ０に対する
“ｎ”はゼロであり、ＡＱ０に対する“ｘ”はゼロであ
る。ステップ（１２０）において、ＳｔＥＤＣはＡＱｘ
内の演算インストラクションの格納インストラクション
カウントをそれが実行のためにチェックしている格納イ
ンストラクションの位置に１を加えた数と比較する。例
えば、ＳｔＥＤＣがＳＱ１内の格納インストラクション
をチェックしている場合は、これはＡＱ内のインストラ
クションの格納インストラクションカウントを数“２”
と比較する。格納インストラクションカウントがこれに
等しいかこれ以上であるときは、この格納インストラク
ションは演算インストラクションの前に来て、この格納
インストラクションはステップ（１２２）において実行
することができる。格納インストラクションカウントが
これ以下であるときは、演算インストラクションが最初
に来て、ＳｔＥＤＣはステップ（１２４）に進む。ステ
ップ（１２４）において、ＳｔＥＤＣはこれら二つのイ
ンストラクションのターゲットレジスタを比較する。こ
れら二つのインストラクションが同一のターゲットレジ
スタを持つときは、ＳｔＥＤＣはステップ（１２６）に
進み、格納インストラクションを遅延する。これらター
ゲットレジスタが等しくないときは、ＳｔＤＥＣはステ
ップ（１２８）に進み、“ｘ”を増分する。ＳｔＥＤＣ
は、次にステップ（１２０）へと進み、演算インストラ
クション待ち行列内の次のインストラクションの処理を
行なう。ＳｔＥＤＣはＳＱ内の最初の二つの格納インス
トラクションに対してこのプロセスを遂行し、実行可能
である最初の格納インストラクションを実行する。
【００２３】図５は演算インストラクション実行決定コ
ントロールが演算インストラクション待ち行列内のイン
ストラクションをいかにチェックするかについてのフロ
ーチャートである。この図面は、ＡＱ０内の演算インス
トラクションのチェックの最初の数ステップを示す。ス
テップ（２００）において、ＡｒＥＤＣはＡＱ０内のイ
ンストラクションの格納インストラクションカウントが
ゼロであるか否かチェックする。格納インストラクショ
ンカウントがゼロのときは、ＡｒＥＤＣはステップ（２
０２）に進み、この演算インストラクションがこれに先
行する格納インストラクションを持たないため、ＡＱ０
内の演算インストラクションを実行する。格納インスト
ラクションカウントがゼロに等しくないときは、ＡｒＥ
ＤＣはステップ（２０４）に進む。この演算インストラ
クションの前に一つの格納インストラクションが先行す
るために、ＡｒＥＤＣはＡＱ０内の演算インストラクシ
ョンのターゲットとＳＱ０内の格納インストラクション
のターゲットを比較する。これにターゲットが一致する
場合は、ステップ（２０６）において、演算インストラ
クションが遅延される。これらターゲットが一致しない
ときは、ＡｒＥＤＣはステップ（２０８）に進み、ＡＱ
０内のインストラクションの格納インストラクションカ
ウントが１に等しいか否かチェックする。１に等しいと
きは、ＡｒＥＤＣは、この決定コントロールがＳＱ０内
の一つの先行する格納インストラクションを既にチェッ
ク済であるために、ステップ（２１０）においてこの演
算インストラクションを実行することができる。格納イ
ンストラクションカウントが１に等しくないときは、Ａ
ｒＥＤＣはステップ（２１２）へと進む。ステップ（２
１２）において、ＡｒＥＤＣはＡＱ０内の演算インスト
ラクションのターゲットをＳＱ１内の格納インストラク
ションのターゲットと比較する。これらターゲットが等
しい場合は、ＡｒＥＤＣは、ステップ（２１４）に進
み、演算インストラクションを遅延する。これらターゲ
ットが一致しないときは、ＡｒＥＤＣはプロセスを継続
する。演算インストラクションのターゲットレジスタが
ＳＱターゲットレジスタのいずれとも一致しないとき
は、この演算インストラクションは、これが元のシーケ
ンス内において格納インストラクションに続く場合でも
実行することができる。
ントロールが演算インストラクション待ち行列内のイン
ストラクションをいかにチェックするかについてのフロ
ーチャートである。この図面は、ＡＱ０内の演算インス
トラクションのチェックの最初の数ステップを示す。ス
テップ（２００）において、ＡｒＥＤＣはＡＱ０内のイ
ンストラクションの格納インストラクションカウントが
ゼロであるか否かチェックする。格納インストラクショ
ンカウントがゼロのときは、ＡｒＥＤＣはステップ（２
０２）に進み、この演算インストラクションがこれに先
行する格納インストラクションを持たないため、ＡＱ０
内の演算インストラクションを実行する。格納インスト
ラクションカウントがゼロに等しくないときは、ＡｒＥ
ＤＣはステップ（２０４）に進む。この演算インストラ
クションの前に一つの格納インストラクションが先行す
るために、ＡｒＥＤＣはＡＱ０内の演算インストラクシ
ョンのターゲットとＳＱ０内の格納インストラクション
のターゲットを比較する。これにターゲットが一致する
場合は、ステップ（２０６）において、演算インストラ
クションが遅延される。これらターゲットが一致しない
ときは、ＡｒＥＤＣはステップ（２０８）に進み、ＡＱ
０内のインストラクションの格納インストラクションカ
ウントが１に等しいか否かチェックする。１に等しいと
きは、ＡｒＥＤＣは、この決定コントロールがＳＱ０内
の一つの先行する格納インストラクションを既にチェッ
ク済であるために、ステップ（２１０）においてこの演
算インストラクションを実行することができる。格納イ
ンストラクションカウントが１に等しくないときは、Ａ
ｒＥＤＣはステップ（２１２）へと進む。ステップ（２
１２）において、ＡｒＥＤＣはＡＱ０内の演算インスト
ラクションのターゲットをＳＱ１内の格納インストラク
ションのターゲットと比較する。これらターゲットが等
しい場合は、ＡｒＥＤＣは、ステップ（２１４）に進
み、演算インストラクションを遅延する。これらターゲ
ットが一致しないときは、ＡｒＥＤＣはプロセスを継続
する。演算インストラクションのターゲットレジスタが
ＳＱターゲットレジスタのいずれとも一致しないとき
は、この演算インストラクションは、これが元のシーケ
ンス内において格納インストラクションに続く場合でも
実行することができる。
【００２４】図６は演算インストラクション待ち行列内
の全てのインストラクションをチェックするための図５
の圧縮バージョンのフローチャートを示す。図４に示さ
れるように、変数“ｘ”は演算インストラクション待ち
行列内の位置を表わし、０から７の値を取る。変数
“ｎ”は格納インストラクション待ち行列内の位置を表
わし、これも、０から７の値を取る。ステップ（２２
０）の最初の反復において、ＳＱ０に対する“ｎ”はゼ
ロであり、ＡＱ０に対する“ｘ”はゼロである。ステッ
プ（２２０）において、ＡｒＥＤＣは、ＡＱｘ内の演算
インストラクションと関連する格納インストラクション
カウントを“ｎ＋１”と比較する。格納インストラクシ
ョンカウントが“ｎ＋１”に等しいかこれ以上でないと
きは、この格納インストラクションは演算インストラク
ションに続き、この演算インストラクションはステップ
（２２２）において実行することができる。格納インス
トラクションカウントが“ｎ＋１”に等しいかこれ以上
のときは、ＡｒＥＤＣは、この格納インストラクション
が演算インストラクションの前に来るためにステップ
（２４４）に進む。ステップ（２２４）において、Ａｒ
ＥＤＣは演算インストラクションと格納インストラクシ
ョンのターゲットレジスタを比較する。これら二つのタ
ーゲットが同一であるときは、ＡｒＥＤＣはステップ
（２２６）に進み、演算インストラクションを格納イン
ストラクションが実行されるまで遅延する。これらター
ゲットが一致しないときは、ＡｒＥＤＣはステップ（２
２８）に進み、“ｎ”を増分する。ＡｒＥＤＣはステッ
プ（２２０）に戻り、次の格納インストラクションに対
してこれら全てのステップを再度実行する。ＡｒＥＤＣ
はＡＱ内の最初の二つの演算インストラクションに対し
てこのプロセスを遂行し、実行可能な最初の演算インス
トラクションを実行する。
の全てのインストラクションをチェックするための図５
の圧縮バージョンのフローチャートを示す。図４に示さ
れるように、変数“ｘ”は演算インストラクション待ち
行列内の位置を表わし、０から７の値を取る。変数
“ｎ”は格納インストラクション待ち行列内の位置を表
わし、これも、０から７の値を取る。ステップ（２２
０）の最初の反復において、ＳＱ０に対する“ｎ”はゼ
ロであり、ＡＱ０に対する“ｘ”はゼロである。ステッ
プ（２２０）において、ＡｒＥＤＣは、ＡＱｘ内の演算
インストラクションと関連する格納インストラクション
カウントを“ｎ＋１”と比較する。格納インストラクシ
ョンカウントが“ｎ＋１”に等しいかこれ以上でないと
きは、この格納インストラクションは演算インストラク
ションに続き、この演算インストラクションはステップ
（２２２）において実行することができる。格納インス
トラクションカウントが“ｎ＋１”に等しいかこれ以上
のときは、ＡｒＥＤＣは、この格納インストラクション
が演算インストラクションの前に来るためにステップ
（２４４）に進む。ステップ（２２４）において、Ａｒ
ＥＤＣは演算インストラクションと格納インストラクシ
ョンのターゲットレジスタを比較する。これら二つのタ
ーゲットが同一であるときは、ＡｒＥＤＣはステップ
（２２６）に進み、演算インストラクションを格納イン
ストラクションが実行されるまで遅延する。これらター
ゲットが一致しないときは、ＡｒＥＤＣはステップ（２
２８）に進み、“ｎ”を増分する。ＡｒＥＤＣはステッ
プ（２２０）に戻り、次の格納インストラクションに対
してこれら全てのステップを再度実行する。ＡｒＥＤＣ
はＡＱ内の最初の二つの演算インストラクションに対し
てこのプロセスを遂行し、実行可能な最初の演算インス
トラクションを実行する。
【００２５】図７は格納インストラクション実行ユニッ
ト内の格納インストラクションを遅延する一例としての
ブロック図を示す。インストラクションの流れは二つの
加算インストラクション及びこれに続く一つの格納イン
ストラクションである。第一の加算インストラクション
そのターゲットとしてレジスタ２を持ち、第二の加算イ
ンストラクションはそのターゲットとしてレジスタ４を
持ち、格納インストラクションはそのターゲット（或は
ソース）としてレジスタ２を持つ。図７に示されるよう
に、第一及び第二の加算インストラクションは演算イン
ストラクション待ち行列内の二つの位置、つまり、位置
（６０）及び（６２）を占拠する。格納インストラクシ
ョンは格納インストラクション待ち行列（７０）内の最
も下の位置を占拠する。演算インストラクションと関連
する格納インストラクションカウントはゼロであり、格
納インストラクションカウントフィールド内の位置（８
０）及び（８２）内に示される。加算インストラクショ
ンのゼロの格納インストラクションカウントはこれらの
前に格納インストラクションが先行しないことを意味す
る。インストラクションが逐次的に実行されることを期
待されるときは、両方の加算インストラクションが格納
インストラクションの前に実行される。加算インストラ
クションの前に格納インストラクションが実行されるた
めには、これは、これら二つの加算インストラクション
のいずれかのターゲットと同一のターゲットレジスタを
持ってはならない。ＡＱの最も下の加算インストラクシ
ョンのターゲットはレジスタ２であり、格納インストラ
クションのターゲットはレジスタ２であるため、この格
納インストラクションは最も下の加算インストラクショ
ンが実行されるまで待たなければならない。
ト内の格納インストラクションを遅延する一例としての
ブロック図を示す。インストラクションの流れは二つの
加算インストラクション及びこれに続く一つの格納イン
ストラクションである。第一の加算インストラクション
そのターゲットとしてレジスタ２を持ち、第二の加算イ
ンストラクションはそのターゲットとしてレジスタ４を
持ち、格納インストラクションはそのターゲット（或は
ソース）としてレジスタ２を持つ。図７に示されるよう
に、第一及び第二の加算インストラクションは演算イン
ストラクション待ち行列内の二つの位置、つまり、位置
（６０）及び（６２）を占拠する。格納インストラクシ
ョンは格納インストラクション待ち行列（７０）内の最
も下の位置を占拠する。演算インストラクションと関連
する格納インストラクションカウントはゼロであり、格
納インストラクションカウントフィールド内の位置（８
０）及び（８２）内に示される。加算インストラクショ
ンのゼロの格納インストラクションカウントはこれらの
前に格納インストラクションが先行しないことを意味す
る。インストラクションが逐次的に実行されることを期
待されるときは、両方の加算インストラクションが格納
インストラクションの前に実行される。加算インストラ
クションの前に格納インストラクションが実行されるた
めには、これは、これら二つの加算インストラクション
のいずれかのターゲットと同一のターゲットレジスタを
持ってはならない。ＡＱの最も下の加算インストラクシ
ョンのターゲットはレジスタ２であり、格納インストラ
クションのターゲットはレジスタ２であるため、この格
納インストラクションは最も下の加算インストラクショ
ンが実行されるまで待たなければならない。
【００２６】図８は格納インストラクション実行ユニッ
ト内の格納インストラクションが演算インストラクショ
ン実行ユニット内のもともとこの前に来るインストラク
ションの前に実行される一例を示す。示されるインスト
ラクションの流れは二つの加算インストラクションに続
く一つの格納インストラクションである。第一の加算イ
ンストラクションはそのターゲットとしてレジスタ２を
持ち、第二の加算インストラクションはそのターゲット
としてレジスタ４を持ち、格納インストラクションはそ
のターゲットとしてレジスタ３を持つ。これら二つの加
算インストラクションは演算インストラクション待ち行
列内の最も下の二つの位置を占拠し、格納インストラク
ションは格納インストラクション待ち行列内の最も下の
位置を占拠する。これは、格納インストラクションが二
つの加算インストラクションの一つ或は両方の前に実行
されるためには、これは、この二つの加算インストラク
ションの一つのターゲットと同一のターゲットレジスタ
を持ってはならないことを意味する。格納インストラク
ションとこの二つの加算インストラクションは同一のタ
ーゲットレジスタを持たないため、格納インストラクシ
ョンは二つの加算インストラクションの前に実行するこ
とができ、これは、元のシーケンスと異なる順番であ
る。
ト内の格納インストラクションが演算インストラクショ
ン実行ユニット内のもともとこの前に来るインストラク
ションの前に実行される一例を示す。示されるインスト
ラクションの流れは二つの加算インストラクションに続
く一つの格納インストラクションである。第一の加算イ
ンストラクションはそのターゲットとしてレジスタ２を
持ち、第二の加算インストラクションはそのターゲット
としてレジスタ４を持ち、格納インストラクションはそ
のターゲットとしてレジスタ３を持つ。これら二つの加
算インストラクションは演算インストラクション待ち行
列内の最も下の二つの位置を占拠し、格納インストラク
ションは格納インストラクション待ち行列内の最も下の
位置を占拠する。これは、格納インストラクションが二
つの加算インストラクションの一つ或は両方の前に実行
されるためには、これは、この二つの加算インストラク
ションの一つのターゲットと同一のターゲットレジスタ
を持ってはならないことを意味する。格納インストラク
ションとこの二つの加算インストラクションは同一のタ
ーゲットレジスタを持たないため、格納インストラクシ
ョンは二つの加算インストラクションの前に実行するこ
とができ、これは、元のシーケンスと異なる順番であ
る。
【００２７】図９は演算インストラクション実行ユニッ
ト内で加算インストラクションが先行する格納インスト
ラクションのために遅延される例を示す図である。これ
はまた一つの加算インストラクションが演算インストラ
クション実行ユニット内のもう一つの加算インストラク
ションと順番を変えて実行されるところを示す。図９の
インストラクションのシーケンスは一つの格納インスト
ラクションに続く二つの加算インストラクションであ
る。格納インストラクションはそのターゲットとしてレ
ジスタ２を持ち、第一の加算インストラクションはその
ターゲットとしてレジスタ２を持ち、第二の加算インス
トラクションはそのターゲットとしてレジスタ４を持
つ。これら二つの加算インストラクションは演算インス
トラクション待ち行列内の最も下の位置を占拠し、格納
インストラクションは格納インストラクション待ち行列
内の最も下の地位を占拠する。個々の演算インストラク
ションと関連する格納インストラクションカウントはこ
れらに先行する一つの格納インストラクションが存在す
るために１である。これら加算インストラクションのい
ずれかが実行されるためには、このターゲットを格納イ
ンストラクションのターゲットと比較しなければならな
い。ターゲットレジスタ２への加算インストラクション
は格納インストラクションと同一ターゲットを持つため
に、これは、遅延され、格納インストラクションが実行
されるのを待たなければならない。但し、第二の加算イ
ンストラクションと格納インストラクションとの間には
データの依存関係は存在せず、従って、第二の加算イン
ストラクションは実行することができる。従って、一つ
の加算インストラクションがもう一つの加算インストラ
クションとの順番を越えて実行でき、同様にこれに先行
する格納インストラクションとの順番を越えて実行でき
る。
ト内で加算インストラクションが先行する格納インスト
ラクションのために遅延される例を示す図である。これ
はまた一つの加算インストラクションが演算インストラ
クション実行ユニット内のもう一つの加算インストラク
ションと順番を変えて実行されるところを示す。図９の
インストラクションのシーケンスは一つの格納インスト
ラクションに続く二つの加算インストラクションであ
る。格納インストラクションはそのターゲットとしてレ
ジスタ２を持ち、第一の加算インストラクションはその
ターゲットとしてレジスタ２を持ち、第二の加算インス
トラクションはそのターゲットとしてレジスタ４を持
つ。これら二つの加算インストラクションは演算インス
トラクション待ち行列内の最も下の位置を占拠し、格納
インストラクションは格納インストラクション待ち行列
内の最も下の地位を占拠する。個々の演算インストラク
ションと関連する格納インストラクションカウントはこ
れらに先行する一つの格納インストラクションが存在す
るために１である。これら加算インストラクションのい
ずれかが実行されるためには、このターゲットを格納イ
ンストラクションのターゲットと比較しなければならな
い。ターゲットレジスタ２への加算インストラクション
は格納インストラクションと同一ターゲットを持つため
に、これは、遅延され、格納インストラクションが実行
されるのを待たなければならない。但し、第二の加算イ
ンストラクションと格納インストラクションとの間には
データの依存関係は存在せず、従って、第二の加算イン
ストラクションは実行することができる。従って、一つ
の加算インストラクションがもう一つの加算インストラ
クションとの順番を越えて実行でき、同様にこれに先行
する格納インストラクションとの順番を越えて実行でき
る。
【００２８】図１０は演算インストラクション実行ユニ
ット内の演算インストラクションがその前に来る格納イ
ンストラクション実行ユニット内の格納インストラクシ
ョンの前に実行される例を示す図である。このインスト
ラクションの流れは一つの格納インストラクションに続
く二つの加算インストラクションである。ターゲットレ
ジスタは、それぞれ、レジスタ２、レジスタ３、及びレ
ジスタ４である。個々の演算インストラクションに対す
る格納インストラクションカウントは、個々がそれに先
行する一つの格納インストラクションを持つために１で
ある。演算インストラクション待ち行列の最も下の加算
インストラクションは、このターゲットレジスタが３で
あり、格納インストラクション待ち行列内の格納インス
トラクションのターゲットレジスタが２であるために、
実行することができる。
ット内の演算インストラクションがその前に来る格納イ
ンストラクション実行ユニット内の格納インストラクシ
ョンの前に実行される例を示す図である。このインスト
ラクションの流れは一つの格納インストラクションに続
く二つの加算インストラクションである。ターゲットレ
ジスタは、それぞれ、レジスタ２、レジスタ３、及びレ
ジスタ４である。個々の演算インストラクションに対す
る格納インストラクションカウントは、個々がそれに先
行する一つの格納インストラクションを持つために１で
ある。演算インストラクション待ち行列の最も下の加算
インストラクションは、このターゲットレジスタが３で
あり、格納インストラクション待ち行列内の格納インス
トラクションのターゲットレジスタが２であるために、
実行することができる。
【００２９】図１１は一つの格納インストラクションが
それに先行されるもう一つの格納インストラクションの
前に順番を越えて実行される一例のブロック図である。
このインストラクションの流れは、レジスタ２への加算
インストラクション、レジスタ４への加算インストラク
ション、レジスタ２の格納インストラクション、及びレ
ジスタ３の格納インストラクションである。これら二つ
の格納インストラクションは格納インストラクション待
ち行列内の最も下の位置を占拠し、これら二つの加算イ
ンストラクションは演算インストラクション待ち行列内
の最も下の位置を占拠する。元のインストラクションの
流れの中にこの演算インストラクションに先行する格納
インストラクションは存在しないので、個々の演算イン
ストラクションと関連する格納インストラクションカウ
ントはゼロである。格納インストラクション待ち行列の
最も下の所の格納インストラクションは、演算インスト
ラクション待ち行列の最も下の所の演算インストラクシ
ョンもターゲットレジスタ２を持つために実行すること
ができない。従って、格納インストラクションは加算イ
ンストラクションが実行されるまで遅延される。但し、
格納インストラクション待ち行列内の第二の位置の格納
インストラクションはターゲットが一致しないために実
行することができる。レジスタ３の格納インストラクシ
ョンは、レジスタ２への格納インストラクションの前に
実行することができる。こうして、一つの格納インスト
ラクションがもう一つの格納インストラクションの順番
を越えて実行でき、同様にそれに先行する演算インスト
ラクションの順番を越えて実行できる。
それに先行されるもう一つの格納インストラクションの
前に順番を越えて実行される一例のブロック図である。
このインストラクションの流れは、レジスタ２への加算
インストラクション、レジスタ４への加算インストラク
ション、レジスタ２の格納インストラクション、及びレ
ジスタ３の格納インストラクションである。これら二つ
の格納インストラクションは格納インストラクション待
ち行列内の最も下の位置を占拠し、これら二つの加算イ
ンストラクションは演算インストラクション待ち行列内
の最も下の位置を占拠する。元のインストラクションの
流れの中にこの演算インストラクションに先行する格納
インストラクションは存在しないので、個々の演算イン
ストラクションと関連する格納インストラクションカウ
ントはゼロである。格納インストラクション待ち行列の
最も下の所の格納インストラクションは、演算インスト
ラクション待ち行列の最も下の所の演算インストラクシ
ョンもターゲットレジスタ２を持つために実行すること
ができない。従って、格納インストラクションは加算イ
ンストラクションが実行されるまで遅延される。但し、
格納インストラクション待ち行列内の第二の位置の格納
インストラクションはターゲットが一致しないために実
行することができる。レジスタ３の格納インストラクシ
ョンは、レジスタ２への格納インストラクションの前に
実行することができる。こうして、一つの格納インスト
ラクションがもう一つの格納インストラクションの順番
を越えて実行でき、同様にそれに先行する演算インスト
ラクションの順番を越えて実行できる。
【００３０】当業者においては、この装置は、実行ユニ
ットがその待ち行列内のインストラクションを任意の順
番で実行でき、またもう一つの実行ユニット内のインス
トラクションの順番を越えてこれらを実行できるように
拡張可能なことが理解できるものである。遅延は、一つ
のユニット内で実行されるべきインストラクションがも
う一つのユニット内のインストラクションの実行を待た
なければならないときにのみ起こる。
ットがその待ち行列内のインストラクションを任意の順
番で実行でき、またもう一つの実行ユニット内のインス
トラクションの順番を越えてこれらを実行できるように
拡張可能なことが理解できるものである。遅延は、一つ
のユニット内で実行されるべきインストラクションがも
う一つのユニット内のインストラクションの実行を待た
なければならないときにのみ起こる。
【００３１】本発明が一例としての実施例との関連で説
明されたが、この説明は限定を意図するものではない。
一例として示される実施例の様々な修正、並びに本発明
の他の実施例が当業者においてはこの説明を見ると明ら
かとなるものである。従って、特許請求項は、これら修
正及びその他の実施例も本発明の真の範囲内に入るもの
としてカバーするものと見なされるべきである。
明されたが、この説明は限定を意図するものではない。
一例として示される実施例の様々な修正、並びに本発明
の他の実施例が当業者においてはこの説明を見ると明ら
かとなるものである。従って、特許請求項は、これら修
正及びその他の実施例も本発明の真の範囲内に入るもの
としてカバーするものと見なされるべきである。
【００３２】
【発明の効果】以上説明したように本発明のデータ処理
システム及びデータ処理方法によれば、複数の実行ユニ
ット内でインストラクションを独立して実行できる能力
を持つデータ処理システムが提供される。また、インス
トラクションをシーケンスに従わずに実行することが可
能となる。
システム及びデータ処理方法によれば、複数の実行ユニ
ット内でインストラクションを独立して実行できる能力
を持つデータ処理システムが提供される。また、インス
トラクションをシーケンスに従わずに実行することが可
能となる。
【図１】データ処理システムの一例としての要素を示す
ブロック図である。
ブロック図である。
【図２】一例としての浮動小数点ユニット及びその分離
した演算インストラクション及び格納インストラクショ
ン実行ユニットを示すブロック図である。
した演算インストラクション及び格納インストラクショ
ン実行ユニットを示すブロック図である。
【図３】格納インストラクション実行ユニット内の待ち
行列の最も下の位置内のインストラクションの制御を示
すフローチャートである。
行列の最も下の位置内のインストラクションの制御を示
すフローチャートである。
【図４】格納インストラクション実行ユニット内の待ち
行列内の全てのインストラクションの制御を示すフロー
チャートである。
行列内の全てのインストラクションの制御を示すフロー
チャートである。
【図５】演算インストラクション実行ユニット内の待ち
行列の最も下の位置内のインストラクションの制御を示
すフローチャートである。
行列の最も下の位置内のインストラクションの制御を示
すフローチャートである。
【図６】演算インストラクション実行ユニット内の待ち
行列内の全てのインストラクションの制御を示すフロー
チャートである。
行列内の全てのインストラクションの制御を示すフロー
チャートである。
【図７】格納インストラクション実行ユニット内の待ち
行列の最も下の位置内の一つのインストラクションの遅
延例を示すブロック図である。
行列の最も下の位置内の一つのインストラクションの遅
延例を示すブロック図である。
【図８】格納インストラクション実行ユニット内の待ち
行列の最も下の位置内の一つのインストラクションをシ
ーケンスを越えて実行する例を示すブロック図である。
行列の最も下の位置内の一つのインストラクションをシ
ーケンスを越えて実行する例を示すブロック図である。
【図９】演算インストラクション実行ユニット内の待ち
行列の最も下の位置内のインストラクションを遅延し、
演算インストラクション実行ユニット内の待ち行列の第
二の位置内のインストラクションをシーケンスを越えて
実行する例を示すブロック図である。
行列の最も下の位置内のインストラクションを遅延し、
演算インストラクション実行ユニット内の待ち行列の第
二の位置内のインストラクションをシーケンスを越えて
実行する例を示すブロック図である。
【図１０】演算インストラクション実行ユニット内の待
ち行列の最も下の位置内の一つのインストラクションを
シーケンスを越えて実行する例を示すブロック図であ
る。
ち行列の最も下の位置内の一つのインストラクションを
シーケンスを越えて実行する例を示すブロック図であ
る。
【図１１】格納インストラクション実行ユニット内の待
ち行列の最も下の位置内のインストラクションを遅延
し、格納インストラクション実行ユニット内の待ち行列
の第二の位置内のインストラクションをシーケンスを越
えて実行する例を示すブロック図である。
ち行列の最も下の位置内のインストラクションを遅延
し、格納インストラクション実行ユニット内の待ち行列
の第二の位置内のインストラクションをシーケンスを越
えて実行する例を示すブロック図である。
１２ インストラクションユニット １４ 固定小数点ユニット １６ 浮動小数点ユニット ３０ インストラクション先取バッファ ３２ 演算インストラクション待ち行列 ３４ 格納インストラクション待ち行列 ４２ 演算インストラクション実行決定制御 ４４ 格納インストラクション実行決定制御 ４６ 演算インストラクション実行論理 ４８ 格納インストラクション実行論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トロイ、ニール、ヒックス アメリカ合衆国テキサス州、オースチン、 ティンバーサイド、ドライブ、12804
Claims (10)
- 【請求項１】各々が複数のインストラクションを格納及
び実行するための独立した手段を含む複数の実行ユニッ
トと、 複数のインストラクションの各々が前記複数の実行ユニ
ットの一つのみに供給されるシーケンスの複数のインス
トラクションから前記実行ユニットにインストラクショ
ンを供給するための手段と、 前記実行ユニットに接続され、正しい結果を得るため
に、第一の実行ユニット内のあるインストラクションが
第二の実行ユニット内のインストラクションより前に実
行を完了しなければならない場合を検出するための手段
と、 前記検出手段に応答して、前記第二の実行ユニット内の
前記インストラクションの実行を前記第一の実行ユニッ
ト内の前記インストラクションが実行を完了するまで遅
延させるための手段と、 を含むことを特徴とするデータ処理システム。 - 【請求項２】前記インストラクションの各々が演算イン
ストラクション、分岐インストラクション、ロードイン
ストラクション、格納インストラクション、及びシステ
ム制御インストラクションを含むインストラクションの
複数のクラスの一つに属することを特徴とする請求項１
のデータ処理システム。 - 【請求項３】前記実行ユニットの各々が前記インストラ
クションの複数のクラスの一つを実行するために専用化
されることを特徴とする請求項２のデータ処理システ
ム。 - 【請求項４】前記インストラクションを供給するための
手段に接続された前記インストラクションのシーケンス
内の個々のインストラクションのクラスを決定するため
の手段がさらに含まれることを特徴とする請求項３のデ
ータ処理システム。 - 【請求項５】前記インストラクションを供給するための
手段がさらにインストラクションのあるクラスに属する
インストラクションを前記クラスのインストラクション
を実行するための専用の実行ユニットに排他的に供給す
るための手段を含むことを特徴とする請求項４のデータ
処理システム。 - 【請求項６】第一の実行ユニット内の個々のインストラ
クションを第二の実行ユニット内の前記シーケンス内に
おいて前記の個々のインストラクションに先行するイン
ストラクションのカウントと関連付けるための手段がさ
らに含まれることを特徴とする請求項５のデータ処理シ
ステム。 - 【請求項７】前記遅延させるための手段が、 前記第一の実行ユニット内のインストラクションの実行
を前記インストラクションと関連するカウントがゼロで
なく、また前記インストラクションに先行する前記第二
の実行ユニット内のインストラクションが正しい結果を
得るために前記インストラクションの前に実行されなけ
ればならないときにのみ遅延させるための手段と、 前記第二の実行ユニット内のインストラクションの実行
を前記第一の実行ユニット内のインストラクションと関
連するカウントが前記第二の実行ユニット内の前記イン
ストラクションに先行するインストラクションの数に等
しいかこれ以下であり、また正しい結果を得るために前
記第一の実行ユニット内の前記インストラクションが前
記第二の実行ユニット内の前記インストラクションの前
に実行されなければならないときにのみ遅延させるため
の手段と、 を含むことを特徴とする請求項６のデータ処理システ
ム。 - 【請求項８】第一のクラスのインストラクションが浮動
小数点演算インストラクションであり、前記第一の実行
ユニットが前記第一のクラスのインストラクションを実
行するために専用化され、第二のクラスのインストラク
ションが浮動小数点格納インストラクションであり、前
記第二の実行ユニットが前記第二のクラスのインストラ
クションを実行するために専用化されることを特徴とす
る請求項７のデータ処理システム。 - 【請求項９】データ処理システム内で処理を行なうため
の方法において、 シーケンスの複数のインストラクションから複数の実行
ユニットにインストラクションを前記インストラクショ
ンの各々が前記実行ユニットの一つのみに供給されるよ
うな方法にて提供するステップと、 前記複数の実行ユニット内で独立してインストラクショ
ンを格納及び実行するステップと、 第一の実行ユニット内のインストラクションが正しい結
果を得るために第二の実行ユニット内のインストラクシ
ョンの実行より前に実行を完了しなければならない場合
を検出するステップと、 前記第二の実行ユニット内の前記インストラクションの
実行を前記検出ステップに応答して前記第一の実行ユニ
ット内の前記インストラクションの実行が完了するまで
遅延させるステップと、 を含むことを特徴とする処理の方法。 - 【請求項１０】複数のインストラクションを格納するた
めのメモリ手段と、 複数の実行ユニットを含むプロセッサ手段と、 前記実行ユニットに含まれてインストラクションの格納
及び実行を行うための独立した手段と、前記実行ユニッ
トに含まれて前記インストラクションの各々が前記実行
ユニットの１つのみに与えられるように、前記複数の実
行ユニットにインストラクションのシークエンスからイ
ンストラクションを与えるための手段と、 前記メモリ手段からインストラクションを取り出し、前
記インストラクションを前記プロセッサ手段に送るため
の手段と、 前記実行ユニットに接続されて正しい結果を得るために
第一の実行ユニット内のインストラクションが第二の実
行ユニット内のインストラクションの実行より前に実行
を完了しなければならない場合を検出するための手段
と、 前記検出手段に応答して、前記第二の実行ユニット内の
前記インストラクションの実行を前記第一の実行ユニッ
ト内の前記インストラクションが実行を完了するまで遅
延させるための手段と、 を含むことを特徴とするデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US750132 | 1991-08-26 | ||
| US07/750,132 US5363495A (en) | 1991-08-26 | 1991-08-26 | Data processing system with multiple execution units capable of executing instructions out of sequence |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233286A true JPH05233286A (ja) | 1993-09-10 |
| JP2503164B2 JP2503164B2 (ja) | 1996-06-05 |
Family
ID=25016632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182510A Expired - Lifetime JP2503164B2 (ja) | 1991-08-26 | 1992-07-09 | デ―タ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5363495A (ja) |
| EP (1) | EP0529913A2 (ja) |
| JP (1) | JP2503164B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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