JPH05223859A - ゼロクロス検出回路 - Google Patents
ゼロクロス検出回路Info
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- JPH05223859A JPH05223859A JP2864592A JP2864592A JPH05223859A JP H05223859 A JPH05223859 A JP H05223859A JP 2864592 A JP2864592 A JP 2864592A JP 2864592 A JP2864592 A JP 2864592A JP H05223859 A JPH05223859 A JP H05223859A
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- potential
- transistor
- input
- resistance
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Abstract
(57)【要約】
【目的】 入力電位が０Ｖを境界として出力電位が変化
するようなゼロクロス検出回路を得る。 【構成】 ゼロクロス回路において、Ｎchトランジスタ
６のゲート電位が、入力端子２の入力電位が０Ｖの時に
Ｖthn になるように電源電位と入力電位の差を抵抗分割
を行い、入力電位が０Ｖ以上の時Ｎchトランジスタ６が
ＯＮ状態となり、インバータ１にＬＯＷ電位が入力され
出力端子３にＨＩＧＨ電位が出力される。入力電位が０
Ｖ未満の時Ｎchトランジスタ６はＯＦＦ状態で抵抗７を
介してＨＩＧＨ電位がインバータ１に入力され、インバ
ータ１はＬＯＷ電位を出力端子３ヘ出力する。
するようなゼロクロス検出回路を得る。 【構成】 ゼロクロス回路において、Ｎchトランジスタ
６のゲート電位が、入力端子２の入力電位が０Ｖの時に
Ｖthn になるように電源電位と入力電位の差を抵抗分割
を行い、入力電位が０Ｖ以上の時Ｎchトランジスタ６が
ＯＮ状態となり、インバータ１にＬＯＷ電位が入力され
出力端子３にＨＩＧＨ電位が出力される。入力電位が０
Ｖ未満の時Ｎchトランジスタ６はＯＦＦ状態で抵抗７を
介してＨＩＧＨ電位がインバータ１に入力され、インバ
ータ１はＬＯＷ電位を出力端子３ヘ出力する。
Description
【０００１】
【産業上の利用分野】この発明は、入力電位の０Ｖ点検
出機能を有した半導体集積回路に関し、特に入力電位の
０Ｖ検出（以下、ゼロクロス検出とする。）回路に関す
るものである。
出機能を有した半導体集積回路に関し、特に入力電位の
０Ｖ検出（以下、ゼロクロス検出とする。）回路に関す
るものである。
【０００２】
【従来の技術】図10は、従来のゼロクロス検出回路の一
例を示す回路図であり、図において、１はインバータ、
２は入力端子ＶIN、３は出力端子ＶOUT 、４は５Ｖ電源
を供給するＶCC、５は接地Ｖss、６はＮchトランジスタ
Ｑ1 、７は抵抗Ｒ1 （抵抗値としては、数10ＫΩから数
ＭΩとする。）を示している。ＮchトランジスタＱ1 ６
において、出力電位が“ＨＩＧＨ”から“ＬＯＷ”へ変
化するゲートの入力電位をＶthn とし、ゲートへの入力
電位がＶthn より低い電位ならＮchトランジスタＱ1 ６
はＯＦＦ状態で、ゲートへの入力電位がＶthn より高い
電位ならＮchトランジスタＱ1 ６はＯＮ状態になるもの
とする。
例を示す回路図であり、図において、１はインバータ、
２は入力端子ＶIN、３は出力端子ＶOUT 、４は５Ｖ電源
を供給するＶCC、５は接地Ｖss、６はＮchトランジスタ
Ｑ1 、７は抵抗Ｒ1 （抵抗値としては、数10ＫΩから数
ＭΩとする。）を示している。ＮchトランジスタＱ1 ６
において、出力電位が“ＨＩＧＨ”から“ＬＯＷ”へ変
化するゲートの入力電位をＶthn とし、ゲートへの入力
電位がＶthn より低い電位ならＮchトランジスタＱ1 ６
はＯＦＦ状態で、ゲートへの入力電位がＶthn より高い
電位ならＮchトランジスタＱ1 ６はＯＮ状態になるもの
とする。
【０００３】次に動作について説明する。入力端子ＶIN
２からの入力電位（以下、Ｖ（ＶIN）とする。）がＶ
thn より低い場合、ＮchトランジスタＱ1 ６はＯＦＦ状
態であり、ハイインピーダンスの状態である。このため
インバータ１には、抵抗Ｒ1 ７を介してＶCC４から“Ｈ
ＩＧＨ”が入力される。“ＨＩＧＨ”が入力されたイン
バータは、反転した電位“ＬＯＷ”を出力端子ＶOUT ３
へ出力する。Ｖ(VIN) がＶthn より高い場合、Ｎchトラ
ンジスタＱ1 ６はＯＮ状態であり、抵抗Ｒ1 ７を介して
供給されたＶCC４の電位は、ＮchトランジスタＱ1 ６に
よりＶssの電位つまり“ＬＯＷ”へ引き下げられる。前
記引き下げられた電位“ＬＯＷ”はインバータ１へ入力
され、インバータ１は反転した電位“ＨＩＧＨ”を出力
端子ＶOUT３へ出力する。
２からの入力電位（以下、Ｖ（ＶIN）とする。）がＶ
thn より低い場合、ＮchトランジスタＱ1 ６はＯＦＦ状
態であり、ハイインピーダンスの状態である。このため
インバータ１には、抵抗Ｒ1 ７を介してＶCC４から“Ｈ
ＩＧＨ”が入力される。“ＨＩＧＨ”が入力されたイン
バータは、反転した電位“ＬＯＷ”を出力端子ＶOUT ３
へ出力する。Ｖ(VIN) がＶthn より高い場合、Ｎchトラ
ンジスタＱ1 ６はＯＮ状態であり、抵抗Ｒ1 ７を介して
供給されたＶCC４の電位は、ＮchトランジスタＱ1 ６に
よりＶssの電位つまり“ＬＯＷ”へ引き下げられる。前
記引き下げられた電位“ＬＯＷ”はインバータ１へ入力
され、インバータ１は反転した電位“ＨＩＧＨ”を出力
端子ＶOUT３へ出力する。
【０００４】
【発明が解決しようとする課題】従来のゼロクロス検出
回路は以上のように構成されているので、出力端子Ｖ
OUT ３の出力電位（以下、Ｖ(VOUT ) とする。）の“Ｌ
ＯＷ”から“ＨＩＧＨ”の変化点は、Ｎchトランジスタ
Ｑ1 ６のＶthn により決定される。しかし、Ｎchトラン
ジスタのＶthn を０ＶにすることはＮchトランジスタの
特性上からできないため、Ｖ(VIN) ＝Ｖthn を検出する
ことは可能であるが、Ｖ(VIN) ＝０Ｖを検出することは
不可能であるという問題点があった。
回路は以上のように構成されているので、出力端子Ｖ
OUT ３の出力電位（以下、Ｖ(VOUT ) とする。）の“Ｌ
ＯＷ”から“ＨＩＧＨ”の変化点は、Ｎchトランジスタ
Ｑ1 ６のＶthn により決定される。しかし、Ｎchトラン
ジスタのＶthn を０ＶにすることはＮchトランジスタの
特性上からできないため、Ｖ(VIN) ＝Ｖthn を検出する
ことは可能であるが、Ｖ(VIN) ＝０Ｖを検出することは
不可能であるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、Ｖ(VIN) ＝０Ｖであることを検
出することができるゼロクロス検出回路を得ることを目
的とする。
ためになされたもので、Ｖ(VIN) ＝０Ｖであることを検
出することができるゼロクロス検出回路を得ることを目
的とする。
【０００６】
【課題を解決するための手段】この発明に係るゼロクロ
ス検出回路は、Ｖ(VIN) ＝０Ｖの時にＮchトランジスタ
Ｑ1 ６のゲート電位Ｖthn に調節する手段を設けたもの
である。
ス検出回路は、Ｖ(VIN) ＝０Ｖの時にＮchトランジスタ
Ｑ1 ６のゲート電位Ｖthn に調節する手段を設けたもの
である。
【０００７】
【作用】この発明におけるゼロクロス検出回路は、Ｖ(V
IN) ＝０Ｖであることを検出し、Ｖ(VIN) ＝０Ｖを変化
点としたＶ(VOUT ) を出力させる。
IN) ＝０Ｖであることを検出し、Ｖ(VIN) ＝０Ｖを変化
点としたＶ(VOUT ) を出力させる。
【０００８】
実施例１．図１は、この発明の実施例１によるゼロクロ
ス検出回路を示す回路図であり。図において、１はイン
バータ、２は入力端子ＶIN、３は出力端子ＶOUT 、４は
4.9 Ｖ電源を供給するＶCC、５は接地Ｖss、６はＮchト
ランジスタＱ1 、７は抵抗Ｒ1 、８は抵抗Ｒ2 、９は抵
抗Ｒ3 、10及び11はサージ保護ダイオードを示してい
る。ＮchトランジスタＱ1 ６において、出力電位が“Ｈ
ＩＧＨ”から“ＬＯＷ”へ変化する入力電位をＶthn ＝
0.7 Ｖとし、入力電位がＶthn より低い電位ならＮchト
ランジスタＱ1 ６はＯＦＦ状態で、入力電位がＶthn よ
り高い電位ならＮchトランジスタＱ1 ６はＯＮ状態にな
るものとする。また、抵抗Ｒ2 ８の抵抗値：抵抗Ｒ3 ９
の抵抗値＝６：１とする。さらに、点Ａにおける電位を
ＶG 、ＶCC４とＶ(VIN) の電位差をΔＶ1 とする。ま
た、抵抗Ｒ2 ８及び抵抗Ｒ3 ９の抵抗値は数10ｋΩとす
る。
ス検出回路を示す回路図であり。図において、１はイン
バータ、２は入力端子ＶIN、３は出力端子ＶOUT 、４は
4.9 Ｖ電源を供給するＶCC、５は接地Ｖss、６はＮchト
ランジスタＱ1 、７は抵抗Ｒ1 、８は抵抗Ｒ2 、９は抵
抗Ｒ3 、10及び11はサージ保護ダイオードを示してい
る。ＮchトランジスタＱ1 ６において、出力電位が“Ｈ
ＩＧＨ”から“ＬＯＷ”へ変化する入力電位をＶthn ＝
0.7 Ｖとし、入力電位がＶthn より低い電位ならＮchト
ランジスタＱ1 ６はＯＦＦ状態で、入力電位がＶthn よ
り高い電位ならＮchトランジスタＱ1 ６はＯＮ状態にな
るものとする。また、抵抗Ｒ2 ８の抵抗値：抵抗Ｒ3 ９
の抵抗値＝６：１とする。さらに、点Ａにおける電位を
ＶG 、ＶCC４とＶ(VIN) の電位差をΔＶ1 とする。ま
た、抵抗Ｒ2 ８及び抵抗Ｒ3 ９の抵抗値は数10ｋΩとす
る。
【０００９】次に動作について説明する。抵抗Ｒ2 ８と
抵抗Ｒ3 ９によってΔＶ1 の抵抗分割された電位をＶ(V
IN) に加えた電位が、点Ａにおける電位ＶG となるの
で、ＶG は以下のように表わすことができる。 ＶG ＝（4.9 −ＶINの入力電位）／７＋ＶINの入力電位 式１ 式１において、初項はΔＶ1 の抵抗Ｒ2 ８と抵抗Ｒ3 ９
により抵抗分割された電位を表わしている。Ｖ(VIN) が
−0.82Ｖ未満の時を考える。式１によりＶG は０Ｖより
低い電位となるが、サージ保護ダイオード11により０Ｖ
に引き上げられる。サージ保護ダイオード10について
は、逆方向にバイアスがかかるため電流は流れない。Ｖ
G が０Ｖであるので、ＮchトランジスタＱ1 ６はＯＦＦ
状態であり、ハイインピーダンスの状態である。このた
め、インバータ１には、抵抗Ｒ1 ７を介してＶCC４から
“ＨＩＧＨ”が入力される。“ＨＩＧＨ”が入力された
インバータ１は、反転した電位“ＬＯＷ”を出力端子Ｖ
OUT ３へ出力する。次にＶ(VIN) が−0.82Ｖ以上、0.7
Ｖ未満の時を考える。式１によりＶG は０Ｖ以上0.7 Ｖ
未満となる。この時、サージ保護ダイオード10、及び11
には、逆方向にバイアスがかかるため電流は流れない。
ＶG が０Ｖであるので、ＮchトランジスタＱ1 ６はＯＦ
Ｆ状態であり、ハイインピーダンスの状態である。この
ため、インバータ１には、抵抗Ｒ1７を介してＶCC４か
ら“ＨＩＧＨ”が入力される。“ＨＩＧＨ”が入力され
たインバータ１は、反転した電位“ＬＯＷ”を出力端子
ＶOUT ３へ出力する。Ｖ(VIN) が0.7 Ｖ以上、4.9 Ｖ以
下の場合を考える。式１によりＶG は0.7 Ｖ以上、4.9
Ｖ以下となる。ＶG が0.7 Ｖ以上であるので、Ｎchトラ
ンジスタＱ1 ６はＯＮ状態であり、抵抗Ｒ1 ７を介して
供給されたＶCC４の電位は、ＮchトランジスタＱ1 ６に
よりＶssの電位つまり“ＬＯＷ”へ引き下げられる。前
記引き下げられた電位“ＬＯＷ”はインバータ１へ入力
され、インバータ１は反転した電位“ＨＩＧＨ”を出力
端子ＶOUT ３へ出力する。Ｖ(VIN) が4.9 Ｖより高い電
位の時を考える。式１によりＶG は4.9 Ｖより高い電位
となるが、サージ保護ダイオード10により4.9 Ｖに引き
上げられる。サージ保護ダイオード11については、逆方
向にバイアスがかかるため電流は流れない。ＶG が0.7
Ｖ以上であるので、ＮchトランジスタＱ1 ６はＯＮ状態
であり、抵抗Ｒ1 ７を介して供給されたＶCC４の電位
は、ＮchトランジスタＱ1 ６によりＶssの電位つまり
“ＬＯＷ”へ引き下げられる。前記引き下げられた電位
“ＬＯＷ”はインバータ１へ入力され、インバータ１は
反転した電位“ＨＩＧＨ”を出力端子ＶOUT ３へ出力す
る。この実施例においてはＶthn ＝0.7 Ｖの例を示した
が、Ｖthn ＝0.7 Ｖ以外の場合も抵抗Ｒ2 ８の抵抗値と
抵抗Ｒ3 ９の抵抗値の比をＶ(VIN) ＝０Ｖの時に、ＶG
＝Ｖthn となるように設定すれば同様の効果が得られ
る。また、本実施例ではサージ保護ダイオードを備えた
例を示したがサージ保護ダイオードがなくても同様の効
果が得られる。
抵抗Ｒ3 ９によってΔＶ1 の抵抗分割された電位をＶ(V
IN) に加えた電位が、点Ａにおける電位ＶG となるの
で、ＶG は以下のように表わすことができる。 ＶG ＝（4.9 −ＶINの入力電位）／７＋ＶINの入力電位 式１ 式１において、初項はΔＶ1 の抵抗Ｒ2 ８と抵抗Ｒ3 ９
により抵抗分割された電位を表わしている。Ｖ(VIN) が
−0.82Ｖ未満の時を考える。式１によりＶG は０Ｖより
低い電位となるが、サージ保護ダイオード11により０Ｖ
に引き上げられる。サージ保護ダイオード10について
は、逆方向にバイアスがかかるため電流は流れない。Ｖ
G が０Ｖであるので、ＮchトランジスタＱ1 ６はＯＦＦ
状態であり、ハイインピーダンスの状態である。このた
め、インバータ１には、抵抗Ｒ1 ７を介してＶCC４から
“ＨＩＧＨ”が入力される。“ＨＩＧＨ”が入力された
インバータ１は、反転した電位“ＬＯＷ”を出力端子Ｖ
OUT ３へ出力する。次にＶ(VIN) が−0.82Ｖ以上、0.7
Ｖ未満の時を考える。式１によりＶG は０Ｖ以上0.7 Ｖ
未満となる。この時、サージ保護ダイオード10、及び11
には、逆方向にバイアスがかかるため電流は流れない。
ＶG が０Ｖであるので、ＮchトランジスタＱ1 ６はＯＦ
Ｆ状態であり、ハイインピーダンスの状態である。この
ため、インバータ１には、抵抗Ｒ1７を介してＶCC４か
ら“ＨＩＧＨ”が入力される。“ＨＩＧＨ”が入力され
たインバータ１は、反転した電位“ＬＯＷ”を出力端子
ＶOUT ３へ出力する。Ｖ(VIN) が0.7 Ｖ以上、4.9 Ｖ以
下の場合を考える。式１によりＶG は0.7 Ｖ以上、4.9
Ｖ以下となる。ＶG が0.7 Ｖ以上であるので、Ｎchトラ
ンジスタＱ1 ６はＯＮ状態であり、抵抗Ｒ1 ７を介して
供給されたＶCC４の電位は、ＮchトランジスタＱ1 ６に
よりＶssの電位つまり“ＬＯＷ”へ引き下げられる。前
記引き下げられた電位“ＬＯＷ”はインバータ１へ入力
され、インバータ１は反転した電位“ＨＩＧＨ”を出力
端子ＶOUT ３へ出力する。Ｖ(VIN) が4.9 Ｖより高い電
位の時を考える。式１によりＶG は4.9 Ｖより高い電位
となるが、サージ保護ダイオード10により4.9 Ｖに引き
上げられる。サージ保護ダイオード11については、逆方
向にバイアスがかかるため電流は流れない。ＶG が0.7
Ｖ以上であるので、ＮchトランジスタＱ1 ６はＯＮ状態
であり、抵抗Ｒ1 ７を介して供給されたＶCC４の電位
は、ＮchトランジスタＱ1 ６によりＶssの電位つまり
“ＬＯＷ”へ引き下げられる。前記引き下げられた電位
“ＬＯＷ”はインバータ１へ入力され、インバータ１は
反転した電位“ＨＩＧＨ”を出力端子ＶOUT ３へ出力す
る。この実施例においてはＶthn ＝0.7 Ｖの例を示した
が、Ｖthn ＝0.7 Ｖ以外の場合も抵抗Ｒ2 ８の抵抗値と
抵抗Ｒ3 ９の抵抗値の比をＶ(VIN) ＝０Ｖの時に、ＶG
＝Ｖthn となるように設定すれば同様の効果が得られ
る。また、本実施例ではサージ保護ダイオードを備えた
例を示したがサージ保護ダイオードがなくても同様の効
果が得られる。
【００１０】図２、図１における抵抗Ｒ1 ７の一実現方
法を示す回路図であり、図において、４はＶCC、12はＰ
chトランジスタＱ2 を示している。ＰchトランジスタＱ
2 12において、出力電位が“ＬＯＷ”から“ＨＩＧＨ”
へ変化するゲートの入力電位をＶthp とし、ゲートへの
入力電位がＶthp より高い電位ならＰchトランジスタＱ
2 12はＯＦＦ状態で、ゲートへの入力電位がＶthp より
低い電位ならＰchトランジスタＱ2 12はＯＮ状態になる
ものとする。
法を示す回路図であり、図において、４はＶCC、12はＰ
chトランジスタＱ2 を示している。ＰchトランジスタＱ
2 12において、出力電位が“ＬＯＷ”から“ＨＩＧＨ”
へ変化するゲートの入力電位をＶthp とし、ゲートへの
入力電位がＶthp より高い電位ならＰchトランジスタＱ
2 12はＯＦＦ状態で、ゲートへの入力電位がＶthp より
低い電位ならＰchトランジスタＱ2 12はＯＮ状態になる
ものとする。
【００１１】次に動作について説明する。点Ｂにおける
電位がＶthp 以下の時、ＰchトランジスタＱ2 12はＯＮ
状態であるので、ＰchトランジスタＱ2 12を介してＶCC
つまり“ＨＩＧＨ”が点Ｂに供給され、点Ｂにおける電
位は“ＨＩＧＨ”に引き上げられる。点Ｂにおける電位
がＶthp 以上の時、ＰchトランジスタＱ1 12はＯＦＦ状
態であるので、点Ｂの電位は変化しない。
電位がＶthp 以下の時、ＰchトランジスタＱ2 12はＯＮ
状態であるので、ＰchトランジスタＱ2 12を介してＶCC
つまり“ＨＩＧＨ”が点Ｂに供給され、点Ｂにおける電
位は“ＨＩＧＨ”に引き上げられる。点Ｂにおける電位
がＶthp 以上の時、ＰchトランジスタＱ1 12はＯＦＦ状
態であるので、点Ｂの電位は変化しない。
【００１２】図３は、図１における抵抗Ｒ1 ７の一実現
方法を示す回路図であり、図において、４はＶCC、５は
Ｖss、12はＰchトランジスタを示している。Ｐchトラン
ジスタＱ2 12において、出力電位が“ＬＯＷ”から“Ｈ
ＩＧＨ”へ変化するゲートの入力電位をＶthp とし、ゲ
ートへの入力電位がＶthp より高い電位ならＰchトラン
ジスタＱ2 12はＯＦＦ状態で、ゲートへの入力電位がＶ
thp より低い電位ならＰchトランジスタＱ2 12はＯＮ状
態になるものとする。
方法を示す回路図であり、図において、４はＶCC、５は
Ｖss、12はＰchトランジスタを示している。Ｐchトラン
ジスタＱ2 12において、出力電位が“ＬＯＷ”から“Ｈ
ＩＧＨ”へ変化するゲートの入力電位をＶthp とし、ゲ
ートへの入力電位がＶthp より高い電位ならＰchトラン
ジスタＱ2 12はＯＦＦ状態で、ゲートへの入力電位がＶ
thp より低い電位ならＰchトランジスタＱ2 12はＯＮ状
態になるものとする。
【００１３】次に動作について説明する。Ｐchトランジ
スタＱ2 12のゲートにはＶssに接続されているので、Ｐ
chトランジスタＱ2 12のゲートには０Ｖ、つまり“ＬＯ
Ｗ”が常に供給されている。この時ＰchトランジスタＱ
2 12は常にＯＮ状態であり、ＶCCの電位つまり“ＨＩＧ
Ｈ”は、ＰchトランジスタＱ2 12を介して常に点Ｂに供
給されている。
スタＱ2 12のゲートにはＶssに接続されているので、Ｐ
chトランジスタＱ2 12のゲートには０Ｖ、つまり“ＬＯ
Ｗ”が常に供給されている。この時ＰchトランジスタＱ
2 12は常にＯＮ状態であり、ＶCCの電位つまり“ＨＩＧ
Ｈ”は、ＰchトランジスタＱ2 12を介して常に点Ｂに供
給されている。
【００１４】図４は、図１における抵抗Ｒ1 ７の一実現
方法を示す回路図であり、図において、４はＶCC、13は
ＰchトランジスタＱ3 13を示している。Ｐchトランジス
タＱ 3 13において、出力電位が“ＨＩＧＨ”から“ＬＯ
Ｗ”へ変化するゲートの入力電位をＶthn とし、ゲート
への入力電位がＶthn より低い電位ならＰchトランジス
タＱ3 13はＯＦＦ状態で、ゲートへの入力電位がＶthn
より高い電位ならＰchトランジスタＱ3 13はＯＮ状態に
なるものとする。
方法を示す回路図であり、図において、４はＶCC、13は
ＰchトランジスタＱ3 13を示している。Ｐchトランジス
タＱ 3 13において、出力電位が“ＨＩＧＨ”から“ＬＯ
Ｗ”へ変化するゲートの入力電位をＶthn とし、ゲート
への入力電位がＶthn より低い電位ならＰchトランジス
タＱ3 13はＯＦＦ状態で、ゲートへの入力電位がＶthn
より高い電位ならＰchトランジスタＱ3 13はＯＮ状態に
なるものとする。
【００１５】次に動作について説明する。Ｎchトランジ
スタＱ3 13のゲートにはＶssが接続れているので、Ｎch
トランジスタＱ3 13のゲートには５Ｖつまり“ＨＩＧ
Ｈ”が常に供給れている。この時ＮchトランジスタＱ3
13は常にＯＮ状態であり、ＶCCの電位つまり“ＨＩＧ
Ｈ”はＮchトランジスタＱ3 13を介して常に点Ｂに供給
されている。
スタＱ3 13のゲートにはＶssが接続れているので、Ｎch
トランジスタＱ3 13のゲートには５Ｖつまり“ＨＩＧ
Ｈ”が常に供給れている。この時ＮchトランジスタＱ3
13は常にＯＮ状態であり、ＶCCの電位つまり“ＨＩＧ
Ｈ”はＮchトランジスタＱ3 13を介して常に点Ｂに供給
されている。
【００１６】図５は、図１における抵抗Ｒ2 ８、及び抵
抗Ｒ3 ９の一実現方法を示す構成図であり、図におい
て、14は拡散抵抗Ｒ4 、太実線は拡散抵抗間あるいは拡
散抵抗と他のデバイス間を接続している配線を示してい
る。抵抗Ｒ2 ８と抵抗Ｒ3 ９で重要なことは、抵抗Ｒ2
８、の抵抗値と抵抗Ｒ3 ９の抵抗値の比であるため、図
５のように抵抗Ｒ2 ８、及び抵抗Ｒ3 ９を実現すること
により、前記抵抗値の比はプロセスの変動にかかわらず
正確に実現することができる。つまり、プロセスの変動
にかかわらず抵抗Ｒ2 ８の抵抗値：抵抗Ｒ3 ９の抵抗値
＝６：１を実現することができる。なおこの実現方法で
は、抵抗として拡散抵抗を用いたが高抵抗ポリシリコン
等を用いてもよい。
抗Ｒ3 ９の一実現方法を示す構成図であり、図におい
て、14は拡散抵抗Ｒ4 、太実線は拡散抵抗間あるいは拡
散抵抗と他のデバイス間を接続している配線を示してい
る。抵抗Ｒ2 ８と抵抗Ｒ3 ９で重要なことは、抵抗Ｒ2
８、の抵抗値と抵抗Ｒ3 ９の抵抗値の比であるため、図
５のように抵抗Ｒ2 ８、及び抵抗Ｒ3 ９を実現すること
により、前記抵抗値の比はプロセスの変動にかかわらず
正確に実現することができる。つまり、プロセスの変動
にかかわらず抵抗Ｒ2 ８の抵抗値：抵抗Ｒ3 ９の抵抗値
＝６：１を実現することができる。なおこの実現方法で
は、抵抗として拡散抵抗を用いたが高抵抗ポリシリコン
等を用いてもよい。
【００１７】実施例２．図６は、この本発明の実施例２
によるゼロクロス検出回路の回路図であり、図におい
て、１はインバータ、２は入力端子ＶIN、３は出力端子
ＶOUT 、４は4.9Ｖ電源を供給するＶCC、５は接地
Ｖss、６ＮchトランジスタＱ1 、７は抵抗Ｒ1、９抵抗
Ｒ3 、15は抵抗Ｒ21、16は抵抗Ｒ22、17はＰchトランジ
スタＱ4 18はインバータ２を示している。Ｎchトランジ
スタＱ1 ６において、出力電位が“ＨＩＧＨ”から“Ｌ
ＯＷ”へ変化する入力電位をＶthn ＝0.7 とし、入力電
位がＶthn より低い電位ならＮchトランジスタＱ1 ６は
ＯＦＦ状態で、入力電位がＶｔｈｎより高い電位ならＮ
ｃｈトランジスタＱ1 ６はＯＮ状態になるものとする。
また、点Ａにおける電位をＶG 、ＶCC４とＶ(VIN) の電
位差をΔＶ1 とする。点Ｃにおける電位をＶC とする。
また、抵抗Ｒ3 ９、抵抗Ｒ2115及び抵抗Ｒ2216の抵抗比
を１：３：３とする。さらに、抵抗Ｒ2216：Ｎchトラン
ジスタ17のＯＮ抵抗＝１：２で、ＯＦＦ抵抗はＮchトラ
ンジスタ17のＯＮ抵抗は十分大きいものとする。
によるゼロクロス検出回路の回路図であり、図におい
て、１はインバータ、２は入力端子ＶIN、３は出力端子
ＶOUT 、４は4.9Ｖ電源を供給するＶCC、５は接地
Ｖss、６ＮchトランジスタＱ1 、７は抵抗Ｒ1、９抵抗
Ｒ3 、15は抵抗Ｒ21、16は抵抗Ｒ22、17はＰchトランジ
スタＱ4 18はインバータ２を示している。Ｎchトランジ
スタＱ1 ６において、出力電位が“ＨＩＧＨ”から“Ｌ
ＯＷ”へ変化する入力電位をＶthn ＝0.7 とし、入力電
位がＶthn より低い電位ならＮchトランジスタＱ1 ６は
ＯＦＦ状態で、入力電位がＶｔｈｎより高い電位ならＮ
ｃｈトランジスタＱ1 ６はＯＮ状態になるものとする。
また、点Ａにおける電位をＶG 、ＶCC４とＶ(VIN) の電
位差をΔＶ1 とする。点Ｃにおける電位をＶC とする。
また、抵抗Ｒ3 ９、抵抗Ｒ2115及び抵抗Ｒ2216の抵抗比
を１：３：３とする。さらに、抵抗Ｒ2216：Ｎchトラン
ジスタ17のＯＮ抵抗＝１：２で、ＯＦＦ抵抗はＮchトラ
ンジスタ17のＯＮ抵抗は十分大きいものとする。
【００１８】次に動作について説明する。抵抗Ｒ2115、
抵抗Ｒ2216、及び抵抗Ｒ3 ９によってΔＶ1 の抵抗分割
された電位をＶ(VIN) に加えた電位が、点Ａにおける電
位ＶG となるので、ＶG は以下のように表わすことがで
きる。Ｐchトランジスタ17がＯＦＦ状態である時 ＶG ＝（4.9 −ＶINの入力電位）×抵抗Ｒ3 ９の抵抗値／（抵抗Ｒ2115の抵抗 値＋抵抗Ｒ2216の抵抗値＋抵抗Ｒ3 ９の抵抗値）＋ＶINの入力電位 ＝（4.9 −ＶINの入力電位）／７＋ＶINの入力電位 式２ 式２より ＶINの入力電位＝（（抵抗Ｒ2115の抵抗値＋抵抗Ｒ2216の抵抗値＋抵抗Ｒ3 ９ の抵抗値）×ＶG −抵抗Ｒ3 ９の抵抗値×4.9 ）／抵抗Ｒ2115の抵抗値＋抵抗Ｒ 22 16の抵抗値) ＝（７×ＶG −4.9 ）／６ 式３ Ｐchトランジスタ17がＯＮ状態である時 ＶG ＝（4.9 −ＶINの入力電位）×抵抗Ｒ3 ９の抵抗値／（抵抗Ｒ2115の抵抗 値＋抵抗Ｒ3 ９の抵抗値＋Ｎchトランジスタ17のＯＮ抵抗値）＋ＶINの入力電位 ＝（4.9 −ＶINの入力電位）／10＋ＶINの入力電位 式４ 式４より ＶINの入力電位＝（（抵抗Ｒ2115の抵抗値＋抵抗Ｒ3 ９の抵抗値＋Ｎchトラン ジスタ17のＯＮ抵抗値）×ＶG −抵抗Ｒ3 ９の抵抗値×4.9 ／（抵抗Ｒ2115の抵 抗値＋Ｎchトランジスタ17のＯＮ抵抗） 式５ ＝（10×ＶG −4.9 ）／９ 式２において、初項はΔＶ1 の抵抗Ｒ2115、抵抗Ｒ221
6、及び抵抗Ｒ4 17によより抵抗分割された電位を示し
ている。Ｖ(VIN) がマイナス電位から５Ｖ以上の電位に
達し、５Ｖ以上の電位からマイナスの電位へ変化する時
の動作について説明を行う。Ｖ(VIN) がマイナスの電位
から５Ｖ以上の電位に達する際で、Ｖ(VIN) が０Ｖ未満
の時を考える。式３よりＶG は、0.7 Ｖ未満と算出でき
る。ＶG が0.7 Ｖ未満であるため、Ｎchトランジスタ６
は“ＯＦＦ”状態である。このためインバータ１には抵
抗Ｒ1 ７を介してＶCC、つまり“ＨＩＧＨ”が入力さ
れ、インバータ１は入力電位“ＨＩＧＨ”にたいして反
転した電位“ＬＯＷ”をインバータ18、出力端子３へ出
力する。インバータ18は、入力電位“ＬＯＷ”にたいし
て反転した電位“ＨＩＧＨ”をＰchトランジスタ17へ出
力する。“ＨＩＧＨ”が入力されたＰchトランジスタ17
は“ＯＦＦ”状態となる。次にＶ(VIN) がマイナスの電
位から５Ｖ以上の電位に達する際で、Ｖ(VIN) が０Ｖ以
上の時を考える。式３によりＶG は、0.7 Ｖ以上と算出
できる。ＶG が0.7 Ｖ以上であるためＮchトランジスタ
６はＯＮ状態となる。このため、抵抗Ｒ1７を介して伝
えられた電位“ＨＩＧＨ”はＮchトランジスタ６によ
り、“ＬＯＷ”へ引き下げられる。前記“ＬＯＷ”へ引
き下げられた電位はインバータ１へ入力され、インバー
タ１は反転した電位“ＨＩＧＨ”をインバータ18、出力
端子３へ出力する。インバータ18は、入力電位“ＨＩＧ
Ｈ”にたいして反転した電位“ＬＯＷ”をＰchトランジ
スタ17へ出力する。Ｐchトランジスタ17の入力電位が
“ＬＯＷ”であるため、Ｐchトランジスタ17はＯＮ状態
となり、ＶG に与えられる電位は抵抗Ｒ2216を介さない
ため式４で表される電位となる。次にＶ(VIN) が５Ｖ以
上の電位からマイナスの電位に達する際で、Ｖ(VIN) が
0.49以上の時を考える。式４によりＶG は、0.7 Ｖ以上
と算出できる。ＶG が0.7 以上であるためＮchトランジ
スタ６はＯＮ状態となる。このため、抵抗Ｒ1 ７を介し
て伝えられた電位“ＨＩＧＨ”はＮchトランジスタ６に
より、“ＬＯＷ”へ引き下げられる。前記“ＬＯＷ”へ
引き下げられた電位はインバータ１へ入力され、インバ
ータ１は反転した電位“ＨＩＧＨ”をインバータ18、出
力端子３へ出力する。インバータ18は、入力電位“ＨＩ
ＧＨ”にたいして反転した電位“ＬＯＷ”をＰchトラン
ジスタ17へ出力する。Ｐchトランジスタ17の入力電位が
“ＬＯＷ”であるため、Ｐchトランジスタ17はＯＮ状態
となる。次にＶ(VIN) が５Ｖ以上の電位からマイナス電
位に達する際で、Ｖ(VIN) が0.49Ｖ未満の時を考える。
式４によりＶG は、0.7 Ｖ未満と算出できる。ＶG が0.
７Ｖ以上であるためＮchトランジスタ６はＯＦＦ状態と
なる。このためインバータ１には抵抗Ｒ1 ７を介してＶ
CC、つまり“ＨＩＧＨ”が入力され、インバータ１は入
力電位“ＨＩＧＨ”にたいして反転した電位“ＬＯＷ”
をインバータ18、出力端子３へ出力する。インバータ18
は、入力電位“ＬＯＷ”にたいして反転した電位“ＨＩ
ＧＨ”をＰchトランジスタ17へ出力する。“ＨＩＧＨ”
が入力されたＰchトランジスタ17は“ＯＦＦ”状態とな
る。Ｐchトランジスタ17は“ＯＦＦ”状態となったた
め、ＶG に与えられる電位は抵抗Ｒ2216を介するため式
２で表される電位となる。
抵抗Ｒ2216、及び抵抗Ｒ3 ９によってΔＶ1 の抵抗分割
された電位をＶ(VIN) に加えた電位が、点Ａにおける電
位ＶG となるので、ＶG は以下のように表わすことがで
きる。Ｐchトランジスタ17がＯＦＦ状態である時 ＶG ＝（4.9 −ＶINの入力電位）×抵抗Ｒ3 ９の抵抗値／（抵抗Ｒ2115の抵抗 値＋抵抗Ｒ2216の抵抗値＋抵抗Ｒ3 ９の抵抗値）＋ＶINの入力電位 ＝（4.9 −ＶINの入力電位）／７＋ＶINの入力電位 式２ 式２より ＶINの入力電位＝（（抵抗Ｒ2115の抵抗値＋抵抗Ｒ2216の抵抗値＋抵抗Ｒ3 ９ の抵抗値）×ＶG −抵抗Ｒ3 ９の抵抗値×4.9 ）／抵抗Ｒ2115の抵抗値＋抵抗Ｒ 22 16の抵抗値) ＝（７×ＶG −4.9 ）／６ 式３ Ｐchトランジスタ17がＯＮ状態である時 ＶG ＝（4.9 −ＶINの入力電位）×抵抗Ｒ3 ９の抵抗値／（抵抗Ｒ2115の抵抗 値＋抵抗Ｒ3 ９の抵抗値＋Ｎchトランジスタ17のＯＮ抵抗値）＋ＶINの入力電位 ＝（4.9 −ＶINの入力電位）／10＋ＶINの入力電位 式４ 式４より ＶINの入力電位＝（（抵抗Ｒ2115の抵抗値＋抵抗Ｒ3 ９の抵抗値＋Ｎchトラン ジスタ17のＯＮ抵抗値）×ＶG −抵抗Ｒ3 ９の抵抗値×4.9 ／（抵抗Ｒ2115の抵 抗値＋Ｎchトランジスタ17のＯＮ抵抗） 式５ ＝（10×ＶG −4.9 ）／９ 式２において、初項はΔＶ1 の抵抗Ｒ2115、抵抗Ｒ221
6、及び抵抗Ｒ4 17によより抵抗分割された電位を示し
ている。Ｖ(VIN) がマイナス電位から５Ｖ以上の電位に
達し、５Ｖ以上の電位からマイナスの電位へ変化する時
の動作について説明を行う。Ｖ(VIN) がマイナスの電位
から５Ｖ以上の電位に達する際で、Ｖ(VIN) が０Ｖ未満
の時を考える。式３よりＶG は、0.7 Ｖ未満と算出でき
る。ＶG が0.7 Ｖ未満であるため、Ｎchトランジスタ６
は“ＯＦＦ”状態である。このためインバータ１には抵
抗Ｒ1 ７を介してＶCC、つまり“ＨＩＧＨ”が入力さ
れ、インバータ１は入力電位“ＨＩＧＨ”にたいして反
転した電位“ＬＯＷ”をインバータ18、出力端子３へ出
力する。インバータ18は、入力電位“ＬＯＷ”にたいし
て反転した電位“ＨＩＧＨ”をＰchトランジスタ17へ出
力する。“ＨＩＧＨ”が入力されたＰchトランジスタ17
は“ＯＦＦ”状態となる。次にＶ(VIN) がマイナスの電
位から５Ｖ以上の電位に達する際で、Ｖ(VIN) が０Ｖ以
上の時を考える。式３によりＶG は、0.7 Ｖ以上と算出
できる。ＶG が0.7 Ｖ以上であるためＮchトランジスタ
６はＯＮ状態となる。このため、抵抗Ｒ1７を介して伝
えられた電位“ＨＩＧＨ”はＮchトランジスタ６によ
り、“ＬＯＷ”へ引き下げられる。前記“ＬＯＷ”へ引
き下げられた電位はインバータ１へ入力され、インバー
タ１は反転した電位“ＨＩＧＨ”をインバータ18、出力
端子３へ出力する。インバータ18は、入力電位“ＨＩＧ
Ｈ”にたいして反転した電位“ＬＯＷ”をＰchトランジ
スタ17へ出力する。Ｐchトランジスタ17の入力電位が
“ＬＯＷ”であるため、Ｐchトランジスタ17はＯＮ状態
となり、ＶG に与えられる電位は抵抗Ｒ2216を介さない
ため式４で表される電位となる。次にＶ(VIN) が５Ｖ以
上の電位からマイナスの電位に達する際で、Ｖ(VIN) が
0.49以上の時を考える。式４によりＶG は、0.7 Ｖ以上
と算出できる。ＶG が0.7 以上であるためＮchトランジ
スタ６はＯＮ状態となる。このため、抵抗Ｒ1 ７を介し
て伝えられた電位“ＨＩＧＨ”はＮchトランジスタ６に
より、“ＬＯＷ”へ引き下げられる。前記“ＬＯＷ”へ
引き下げられた電位はインバータ１へ入力され、インバ
ータ１は反転した電位“ＨＩＧＨ”をインバータ18、出
力端子３へ出力する。インバータ18は、入力電位“ＨＩ
ＧＨ”にたいして反転した電位“ＬＯＷ”をＰchトラン
ジスタ17へ出力する。Ｐchトランジスタ17の入力電位が
“ＬＯＷ”であるため、Ｐchトランジスタ17はＯＮ状態
となる。次にＶ(VIN) が５Ｖ以上の電位からマイナス電
位に達する際で、Ｖ(VIN) が0.49Ｖ未満の時を考える。
式４によりＶG は、0.7 Ｖ未満と算出できる。ＶG が0.
７Ｖ以上であるためＮchトランジスタ６はＯＦＦ状態と
なる。このためインバータ１には抵抗Ｒ1 ７を介してＶ
CC、つまり“ＨＩＧＨ”が入力され、インバータ１は入
力電位“ＨＩＧＨ”にたいして反転した電位“ＬＯＷ”
をインバータ18、出力端子３へ出力する。インバータ18
は、入力電位“ＬＯＷ”にたいして反転した電位“ＨＩ
ＧＨ”をＰchトランジスタ17へ出力する。“ＨＩＧＨ”
が入力されたＰchトランジスタ17は“ＯＦＦ”状態とな
る。Ｐchトランジスタ17は“ＯＦＦ”状態となったた
め、ＶG に与えられる電位は抵抗Ｒ2216を介するため式
２で表される電位となる。
【００１９】図７は、図６に示した実施例２のゼロクロ
ス検出回路のＶ(VIN) とＶ(VOUT )の関係を示したもの
である。図において、19はＶ(VOUT ) が“ＬＯＷ”から
“ＨＩＧＨ”へ変化するＶ(VIN) とＶ(VOUT ) が“ＨＩ
ＧＨ”から“ＬＯＷ”へ変化するＶ(VIN) の差（以下、
ΔＶINとする。）、20はＶ(VIN) がマイナスの電位から
５Ｖ以上の電位に達する際でＶ(VOUT ) が“ＬＯＷ”の
区間（以下、区間Ａとする。）、21はＶ(VIN) がマイナ
スの電位から５Ｖ以上の電位に達する際でＶ(VOUT ) が
“ＨＩＧＨ”の区間とＶ(VIN) が５Ｖ以上の電位からマ
イナスの電位に達する際でＶ(VOUT ) が“ＨＩＧＨ”の
区間を合せた区間、つまりＶ(VOUT ) が“ＨＩＧＨ”の
区間（以下、区間Ｂとする。）、22はＶ(VIN) が５Ｖ以
上の電位からマイナスの電位に達する際でＶ(VOUT ) が
“ＬＯＷ”の区間（以下、区間Ｃとする。）を示してい
る。このように、区間Ａ20から区間Ｂ21へ移るＶ(VIN)
と区間Ｂ21から区間Ｃ22へ移るＶ(VIN) では、ΔＶIN19
の電位差を持たせることができる。このように、図６で
示した実施例を用いることにより、ゼロクロス検出にヒ
ステリシス特性を実現することができる。図６で示した
実施例では、抵抗Ｒ3 ９、抵抗Ｒ2115及び抵抗Ｒ2216の
抵抗比を１：３：３、抵抗Ｒ2216：Ｎchトランジスタ17
のＯＮ抵抗＝１：２の場合を示したが、これらの抵抗
比、抵抗値を変えることによりΔＶIN19を変化させるこ
とができる。
ス検出回路のＶ(VIN) とＶ(VOUT )の関係を示したもの
である。図において、19はＶ(VOUT ) が“ＬＯＷ”から
“ＨＩＧＨ”へ変化するＶ(VIN) とＶ(VOUT ) が“ＨＩ
ＧＨ”から“ＬＯＷ”へ変化するＶ(VIN) の差（以下、
ΔＶINとする。）、20はＶ(VIN) がマイナスの電位から
５Ｖ以上の電位に達する際でＶ(VOUT ) が“ＬＯＷ”の
区間（以下、区間Ａとする。）、21はＶ(VIN) がマイナ
スの電位から５Ｖ以上の電位に達する際でＶ(VOUT ) が
“ＨＩＧＨ”の区間とＶ(VIN) が５Ｖ以上の電位からマ
イナスの電位に達する際でＶ(VOUT ) が“ＨＩＧＨ”の
区間を合せた区間、つまりＶ(VOUT ) が“ＨＩＧＨ”の
区間（以下、区間Ｂとする。）、22はＶ(VIN) が５Ｖ以
上の電位からマイナスの電位に達する際でＶ(VOUT ) が
“ＬＯＷ”の区間（以下、区間Ｃとする。）を示してい
る。このように、区間Ａ20から区間Ｂ21へ移るＶ(VIN)
と区間Ｂ21から区間Ｃ22へ移るＶ(VIN) では、ΔＶIN19
の電位差を持たせることができる。このように、図６で
示した実施例を用いることにより、ゼロクロス検出にヒ
ステリシス特性を実現することができる。図６で示した
実施例では、抵抗Ｒ3 ９、抵抗Ｒ2115及び抵抗Ｒ2216の
抵抗比を１：３：３、抵抗Ｒ2216：Ｎchトランジスタ17
のＯＮ抵抗＝１：２の場合を示したが、これらの抵抗
比、抵抗値を変えることによりΔＶIN19を変化させるこ
とができる。
【００２０】実施例３．図８は、この発明の実施例３に
よるゼロクロス検出図の回路図であり、図において、１
はインバータ、２は入力端子ＶIN、３は出力端子
ＶOUT 、４は4.9 Ｖ電源を供給するＶCC、５は接地
Ｖss、６はＮchトランジスタＱ1 、７抵抗Ｒ1 、８は抵
抗Ｒ2 、23はダイオードを示している。Ｎchトランジス
タＱ1 ６において、出力電位が“ＨＩＧＨ”から“ＬＯ
Ｗ”へ変化する入力電位をＶthn ＝0.7 Ｖとし、入力電
位がＶthn より低い電位ならＮchトランジスタＱ1 ６は
ＯＦＦ状態で、入力電位がＶthn より高い電位ならＮch
トランジスタＱ1 ６はＯＮ状態になるものとする。ま
た、ダイオード23は理想的なダイオードで、降伏は0.7
Ｖで起こるものとする。さらに、降伏の起こったダイオ
ードの抵抗は十分小さいものとする。
よるゼロクロス検出図の回路図であり、図において、１
はインバータ、２は入力端子ＶIN、３は出力端子
ＶOUT 、４は4.9 Ｖ電源を供給するＶCC、５は接地
Ｖss、６はＮchトランジスタＱ1 、７抵抗Ｒ1 、８は抵
抗Ｒ2 、23はダイオードを示している。Ｎchトランジス
タＱ1 ６において、出力電位が“ＨＩＧＨ”から“ＬＯ
Ｗ”へ変化する入力電位をＶthn ＝0.7 Ｖとし、入力電
位がＶthn より低い電位ならＮchトランジスタＱ1 ６は
ＯＦＦ状態で、入力電位がＶthn より高い電位ならＮch
トランジスタＱ1 ６はＯＮ状態になるものとする。ま
た、ダイオード23は理想的なダイオードで、降伏は0.7
Ｖで起こるものとする。さらに、降伏の起こったダイオ
ードの抵抗は十分小さいものとする。
【００２１】次に動作について説明する。ダイオードの
降伏が0.7 Ｖで起こるために、ダイオードを−極側を入
力端子ＶIN２、＋極側を点Ｂにそれぞれ接続した0.7 Ｖ
の電位を持つ電池として取扱うことができる。従って、
ＮchトランジスタＱ1 ６のゲート電位ＶG は次式で示す
ことができる。 ＶG ＝ＶIN＋0.7 式６ Ｖ(VIN) が０Ｖ未満である場合、ＶG は0.7 Ｖ未満とな
る。このためＮchトランジスタＱ1 ６はＯＦＦ状態であ
り、抵抗Ｒ2 ８を介して伝えられた電位“ＨＩＧＨ”
が、インバータ１へ入力される。“ＨＩＧＨ”が入力さ
れたインバータ１は、反転した電位“ＬＯＷ”を出力端
子ＶOUT へ出力する。Ｖ(VIN) が０Ｖ以上である場合、
ＶG は0.7 Ｖ以上となる。このためＮchトランジスタＱ
1 ６はＯＮ状態であり、抵抗Ｒ2 ８を介して伝えられた
電位“ＨＩＧＨ”はＮchトランジスタＱ1 ６により“Ｌ
ＯＷ”へ引き下げられ、“ＬＯＷ”がインバータ１へ入
力される。“ＬＯＷ”が入力されたインバータ１は、反
転した電位“ＨＩＧＨ”を出力端子ＶOUT へ出力する。
この実施例では、式６からわかるようにＶG はダイオー
ドの特性とＶINにより決定されるため、ＶCCが変動して
もＶG が変化することはない。
降伏が0.7 Ｖで起こるために、ダイオードを−極側を入
力端子ＶIN２、＋極側を点Ｂにそれぞれ接続した0.7 Ｖ
の電位を持つ電池として取扱うことができる。従って、
ＮchトランジスタＱ1 ６のゲート電位ＶG は次式で示す
ことができる。 ＶG ＝ＶIN＋0.7 式６ Ｖ(VIN) が０Ｖ未満である場合、ＶG は0.7 Ｖ未満とな
る。このためＮchトランジスタＱ1 ６はＯＦＦ状態であ
り、抵抗Ｒ2 ８を介して伝えられた電位“ＨＩＧＨ”
が、インバータ１へ入力される。“ＨＩＧＨ”が入力さ
れたインバータ１は、反転した電位“ＬＯＷ”を出力端
子ＶOUT へ出力する。Ｖ(VIN) が０Ｖ以上である場合、
ＶG は0.7 Ｖ以上となる。このためＮchトランジスタＱ
1 ６はＯＮ状態であり、抵抗Ｒ2 ８を介して伝えられた
電位“ＨＩＧＨ”はＮchトランジスタＱ1 ６により“Ｌ
ＯＷ”へ引き下げられ、“ＬＯＷ”がインバータ１へ入
力される。“ＬＯＷ”が入力されたインバータ１は、反
転した電位“ＨＩＧＨ”を出力端子ＶOUT へ出力する。
この実施例では、式６からわかるようにＶG はダイオー
ドの特性とＶINにより決定されるため、ＶCCが変動して
もＶG が変化することはない。
【００２２】図９は、ダイオード23の一実現方法を示す
回路図であり、図において、24はＰchトランジスタＱ5
を示している。ＰchトランジスタＱ5 24のソース、バッ
クゲートは、点Ｂに接続され、ドレイン、ゲートは入力
端子ＶIN２に接続されている。このように接続されたト
ランジスタは、ソースを入力端子、ドレインを出力端子
とするダイオードとなり、図９で示したダイオード23を
実現できる。
回路図であり、図において、24はＰchトランジスタＱ5
を示している。ＰchトランジスタＱ5 24のソース、バッ
クゲートは、点Ｂに接続され、ドレイン、ゲートは入力
端子ＶIN２に接続されている。このように接続されたト
ランジスタは、ソースを入力端子、ドレインを出力端子
とするダイオードとなり、図９で示したダイオード23を
実現できる。
【００２３】
【発明の効果】以上のようにこの発明によれば、入力電
位が０Ｖに対してＮchトランジスタのＶthn になるよう
に、電源電位と入力電位との差を抵抗分割によりＮchト
ランジスタのゲート電位を調整する機能を設けたので、
電圧変化に関係なく入力電位の０Ｖを検出できる効果が
ある。
位が０Ｖに対してＮchトランジスタのＶthn になるよう
に、電源電位と入力電位との差を抵抗分割によりＮchト
ランジスタのゲート電位を調整する機能を設けたので、
電圧変化に関係なく入力電位の０Ｖを検出できる効果が
ある。
【図１】この発明の実施例１によるゼロクロス検出回路
を示す回路図である。
を示す回路図である。
【図２】この発明の実施例１によるゼロクロス検出回路
に用いる抵抗の構成回路図である。
に用いる抵抗の構成回路図である。
【図３】この発明の実施例１によるゼロクロス検出回路
に用いる抵抗の構成回路図である。
に用いる抵抗の構成回路図である。
【図４】この発明の実施例１によるゼロクロス検出回路
に用いる抵抗の構成回路図である。
に用いる抵抗の構成回路図である。
【図５】この発明の実施例１によるゼロクロス検出回路
に用いる抵抗の構成図である。
に用いる抵抗の構成図である。
【図６】この発明の実施例２によるゼロクロス検出回路
を示回路図である。
を示回路図である。
【図７】この発明の実施例２の動作を説明する入出力電
圧の波形図である。
圧の波形図である。
【図８】この発明の実施例３によるゼロクロス検出回路
を示回路図である。
を示回路図である。
【図９】この発明の実施例３によるゼロクロス検出回路
に用いるダイオードの構成回路図である。
に用いるダイオードの構成回路図である。
【図１０】従来のゼロクロス検出回路の回路図である。
１ インバータ ２ 入力端子 ３ 出力端子 ４ ＶCC ５ Ｖss ６ ＮchトランジスタＱ1 ７ 抵抗Ｒ1 ８ 抵抗Ｒ2 ９ 抵抗Ｒ3 10 サージ保護ダイオード 11 サージ保護ダイオード
Claims (3)
- 【請求項１】 入力電位が０Ｖを境界として出力電位が
変化するような回路において、入力電位が０Ｖに対して
ＮchトランジスタのＶthn になるように、電源電位と入
力電位との差を抵抗分割によりＮchトランジスタのゲー
ト電位を調整する機能を備えたことを特徴とするゼロク
ロス検出回路。 - 【請求項２】 ゼロクロス検出回路において、電位差を
３つ以上の抵抗により抵抗分割により前記電位差抵抗分
割する回路を有し、Ｎchトランジスタの出力を電位差を
抵抗分割している回路に帰還させることにより、上記電
位差を抵抗分割している抵抗のうち一つ以上の抵抗を迂
回させることによりヒステリシス特性を備えたことを特
徴とするゼロクロス検出回路。 - 【請求項３】 ゼロクロス回路において、Ｎchトランジ
スタのゲート電位を調整する手段としてダイオードを用
い、上記ダイオードの出力側を入力端子、上記ダイオー
ドの入力側をＮchトランジスタのゲート側に接続するこ
とを特徴とするゼロクロス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2864592A JPH05223859A (ja) | 1992-02-15 | 1992-02-15 | ゼロクロス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2864592A JPH05223859A (ja) | 1992-02-15 | 1992-02-15 | ゼロクロス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05223859A true JPH05223859A (ja) | 1993-09-03 |
Family
ID=12254252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2864592A Pending JPH05223859A (ja) | 1992-02-15 | 1992-02-15 | ゼロクロス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05223859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102778602A (zh) * | 2012-07-27 | 2012-11-14 | 电子科技大学 | 过零检测电路 |
| CN104991113A (zh) * | 2015-07-09 | 2015-10-21 | 合肥工业大学 | 应用于高频开关电源中的过零检测电路 |
-
1992
- 1992-02-15 JP JP2864592A patent/JPH05223859A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102778602A (zh) * | 2012-07-27 | 2012-11-14 | 电子科技大学 | 过零检测电路 |
| CN104991113A (zh) * | 2015-07-09 | 2015-10-21 | 合肥工业大学 | 应用于高频开关电源中的过零检测电路 |
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