CN102778602A - 过零检测电路 - Google Patents

Abstract

本发明公开了一种过零检测电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管以及第一NPN管、第二NPN管和第一电阻、第二电阻。本发明的检测电路没有在系统的主电流回路中添加额外的器件，降低了功耗；其次不需要运算放大器作辅助，简化了电路结构；同时采用的器件数目较少，有效地减小了芯片面积，而且该检测电路不需要片外检测电阻，可以完全片上集成，降低了对外部PCB板的面积要求，提高了系统集成度。

Description

过零检测电路

技术领域

本发明属于开关电源技术领域，具体涉及一种适用于降压型DC-DC转换器的过零检测电路的设计。

背景技术

随着开关电源向高效率、低功耗的方向发展，出现了众多技术来提高转换器的转换效率，其中同步整流技术采用低导通电阻的功率MOSFET取代整流二极管，大大提高了转换器的转换效率，但这种技术带来了新的问题：当开关电源工作在连续导通模式(ContinuousConduction Mode，CCM)时，系统效率很高，但是当系统进入不连续导通模式(DiscontinuousConduction Mode，DCM)，电感电流下降为零时，输出电容会通过同步整流管到地的通路放电，如果此时不及时采取措施关闭同步整流管，那么系统在轻载模式下的效率将大大受限于同步整流管的低导通电阻。这就要求能够检测同步整流管的电流是否过零，及时判断系统进入不连续导通模式并关闭同步整流管，从而提高系统的转换效率。

现有的过零检测方式有如下两种：一、电阻检测方式，即在续流支路上串联小阻值的检测电阻，通过检测电阻上的压降来判断过零点，该方式存在如下的问题：首先引入检测电阻造成额外的功耗，其次检测电阻阻值需要很小，导致检测到的信号微弱且易受工艺和温度影响，从而使检测电路精度较低；为了解决该问题，有研究人员利用同步整流管的寄生导通电阻作为检测电阻，此方法避免了引入额外的电阻而导致的功耗，但采样电路大都采用放大器嵌位，增大了芯片面积，并且精度不高。二、镜像电流方式，即通过镜像作用将同步整流管的电流精确复制出来，此方式避免了在主电流通路中直接添加器件造成的额外功耗，但是需要利用运算放大器来处理复制出来的电流，且对运放的增益和失调等性能的要求较高，从而增加了电路的复杂度。

发明内容

本发明的目的正是为了解决现有的过零检测存在的上述问题，提出了一种过零检测电路。

本发明的技术方案为：一种过零检测电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管以及第一NPN管、第二NPN管和第一电阻、第二电阻，具体连接关系如下：

第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管的源极接外部的电源电压；第一PMOS管的栅极和漏极与第四PMOS管的栅极相连并与第一NPN管的集电极相连接；第二PMOS管的漏极和第二NPN管的集电极相连接；第一NPN管基极和第二NPN管的基极相连接；第一电阻的一端与第一NPN管的发射极相连，另一端与第一NMOS管和第二NMOS管的源极相连接；第二电阻的一端与第二NPN管的发射极和第一NMOS管的漏极连接，另一端与第三NMOS管的源极相连；第一NMOS管和第三NMOS管的栅极分别接外部两个反相的逻辑控制信号，第三NMOS管的漏极作为所述过零检测电路的输入端，第二NMOS管的栅极和漏极分别接电源电压和地电位；第二PMOS管的栅极与第三PMOS管的栅极和漏极以及第四NMOS的漏极相连接；第四NMOS管的栅极与第五NMOS管的栅极和漏极以及第六NMOS管的栅极相连接，外部偏置电流从第五NMOS管的漏极流入；第四NMOS管、第五NMOS管和第六NMOS管的源极均接地电位；第六NMOS管的漏极和第四PMOS管的漏极相连接作为所述过零检测电路的输出端。

本发明的有益效果：本发明提出的过零检测电路克服了传统过零检测方法中功耗大、结构复杂、集成度低等问题。首先本发明的过零检测电路没有在系统的主电流回路中添加额外的器件，所以降低了功耗；其次不需要运算放大器作辅助，简化了电路结构；同时采用的器件数目较少，有效地减小了芯片面积，而且该检测电路不需要片外检测电阻，可以完全片上集成，降低了对外部PCB板的面积要求，提高了系统集成度。

附图说明

图1为本发明实施例一的过零检测电路结构示意图。

图2为本发明的过零检测电路采样时的等效电路图。

图3为本发明的过零检测电路不采样时的等效电路图。

图4为本发明实施例二的过零检测电路结构示意图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步的说明。

实施例一：

本发明实施例一的过零检测电路结构，具体电路结构如图1所示，包括PMOS管MP1、MP2、MP3、MP4，NMOS管MN1、MN2、MN3、MN4、MN5、MN6，NPN管Q1、Q2、Q3和电阻R1、R2。具体连接关系如下：

PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的源极以及NPN管Q3的集电极接外部的电源电压VDD；PMOS管MP1的栅极和漏极与PMOS管MP4的栅极连接在一起，并与NPN管Q1的集电极相连；PMOS管MP2的漏极和NPN管Q2的集电极及NPN管Q3的基极连接在一起；NPN管Q1和NPN管Q2的基极均与NPN管Q3的发射极连接在一起；电阻R1的一端与NPN管Q1的发射极相连，R1的另一端与NMOS管MN1和NMOS管MN2的源极连接在一起；电阻R2的一端与NPN管Q2的发射极和NMOS管MN1的漏极连接，另一端与NMOS管MN3的源极相连；NMOS管MN1和NMOS管MN3的栅极分别接两个反相的逻辑控制信号VC1、VC2，NMOS管MN3的漏极作为所述过零检测电路的输入端接外部的同步整流管的漏极SW，NMOS管MN2的栅极和漏极分别接电源电压VDD和地电位VSS；PMOS管MP2的栅极与PMOS管MP3的栅极和漏极以及NMOS管MN4的漏极连接在一起；NMOS管MN4的栅极与NMOS管MN5的栅极和漏极以及NMOS管MN6的栅极连接在一起，外部偏置电流Ibias从NMOS管MN5的漏极流入；NMOS管MN4、NMOS管MN5和NMOS管MN6的源极均接地电位；NMOS管MN6的漏极和PMOS管MP4的漏极相连接作为所述过零检测电路的输出端VOUT；特别的是，NMOS管MN2、NMOS管MN3的衬底并没有接地电位，而是与源极相连，其余NMOS管的衬底均接在地电位VSS，所有PMOS管的衬底均接电源电压VDD。

其中，所述PMOS管MP2、MP3和NMOS管MN4、MN5、MN6组成电流偏置电路；PMOS管MP4和NMOS管MN6实现电流减法功能，通过比较偏置电流Ibias和检测电流（通过PMOS管MP1镜像到PMOS管MP4的电流）的大小来产生逻辑电压VOUT；所述NMOS管MN1、MN2、MN3，PMOS管MP1和电阻R1、R2以及NPN管Q1、Q2、Q3实现了过零检测电路的电压采样与信号转换的功能。

这里的NPN管Q3是一可选元件，Q3起到β-helper的作用，削弱了因基极电流较小而对电路造成的不良影响，解决了部分工艺中NPN管电流增益较低的问题，可以提高所述电路随工艺变化的可靠性与稳定性。

下面分别针对过零检测电路的两种不同工作状态进行原理性阐述。

工作状态一：MN3开启，对SW电压进行采样。

在同步整流管开启时，控制信号VC2为高电平，控制信号VC1为低电平，MN3导通，此时过零检测电路开始采样SW电压，其采样时的等效电路原理如图2所示。首先，由于SW电位最高可接近电源电压，所以MN2和MN3均采用漏端耐压的隔离型晶体管。在这种工作状态下，由于MN2和MN3栅电压均为高电平VDD，源端电压较小，所以MN2和MN3均工作在深线性区，从而可以将MN2和MN3等效为两个电阻R_DSMN2和R_DSMN3，其大小基本为恒定值：

$R_{\mathrm{DSMN}2}=R_{\mathrm{DSMN}3}=\frac{L}{C_{\mathrm{ox}}{u}_{n}W(V_{\mathrm{DD}}-V_{\mathrm{THN}})}---\left(11\right)$

其中，L为MN2的沟道长度，W为MN2的沟道宽度，C_ox为单位面积栅氧化物电容，u_n为NMOS器件的表面迁移率，V_THN为NMOS管的阈值电压。

从电路中可以得到B点电位V_B为：

V_B=V_SW+I₂(R₂+R_DSMN3)+V_BEQ2            (2)

其中，V_SW为SW节点电位，V_BEQ2为Q2的基极-发射极的结电压。

则C点电位V_C为：

V_C＝V_SW+I₂(R₂+R_DSMN3)+V_BEQ2-V_BEQ1     (3)

其中，V_BEQ1为Q1的基极-发射极的结电压。

设I1为流过电阻R1的电流，则

$I_1=\frac{V_{\mathrm{SW}}+I_2(R_2+R_{\mathrm{DSMN}3})+V_{\mathrm{BEQ}2}-V_{\mathrm{BEQ}1}}{R_1+R_{\mathrm{DSMN}2}}---\left(4\right)$

设I_LS为下端同步整流管电流，R_on为下端同步整流管等效电阻，则V_sw＝I_LS*R_on；设I₂为流过电阻R2的电流，那么可以得到VOUT翻转时，同步整流管电流大小为：

$I_{\mathrm{LS}}=\frac{I_1(R_1+R_{\mathrm{DSMN}2})-I_2(R_2+R_{\mathrm{DSMN}3})+V_{\mathrm{BEQ}2}-V_{\mathrm{BEQ}1}}{R_{\mathrm{on}}}---\left(5\right)$

因为VOUT翻转时I₁＝I₂＝I，则可以将上式表示的同步整流管电流简化为：

$I_{\mathrm{LS}}=\frac{I(R_1-R_2)}{R_{\mathrm{on}}}---\left(6\right)$

由于电路检测到SW电压过零点之后，系统需要经过一定延迟时间才能关闭同步整流管，所以要求所述电路在SW过零之前提前进行翻转，即不能选取R1=R2，

根据(6)式分析得到，由于同步整流管等效导通阻抗R_on为正温度系数，所以选择正温度系数的R1和R2，可以实现很好的温度补偿特性；并通过改变R1与R2的差值可以选择同步整流管电流为何值时VOUT开始提前翻转，以弥补电路检测到SW过零点到系统关闭同步整流管之间的延迟时间，从而使电路能够更加及时的判断出系统进入DCM模式。

工作状态二：MN3关闭，不对SW电压进行采样。

在同步整流管关闭时，控制信号VC2为低电平，控制信号VC1为高电平，MN3关闭，此时过零检测电路不对SW电压进行采样，其不采样时的等效电路原理如图3所示。此时SW端电压较高，故MN3管与SW相连端需要承受高压，避免高压SW对电路中低压器件造成损坏，本发明中所述的器件选择和特殊连接方式，使得此工作状态下的MN3可以等效为一个分别以衬底和漏极为正极和负极的反偏二极管，从而实现了隔离SW端高压信号的目的。另外，此时所述NMOS管MN1导通，将A点电压拉低至低于C点电压，使输出VOUT低电平，从而避免由于R2上没有电流，B点电压将会较高而造成的输出信号VOUT误动作以及R1上流过的电流增大而引起的功耗。

需要说明的是：

一、NMOS管MN3，用来检测SW端的电压，由于SW端的电压最高可达到接近电源的电压，所以在较高的供电电压应用情况下MN3需要选择耐压型器件，且只需要单端耐压即可，由于实际工艺中单端耐压器件通常为漏端耐压，所以本发明中NMOS管MN3具体选择为漏端耐压的隔离型器件并且采用特殊连接方式，即将SW连接MN3的漏端，MN3的源端与衬底连接到R2的一端，并非接地电位，使得本发明在工程应用中更加安全可靠。

二、为了实现电路的匹配，NMOS管MN2采用与MN3相同的器件类型、器件尺寸和连接方式，这里相同的连接方式是指MN2的源端与衬底连接到R1的一端，并非接地电位。

三、电阻R1和R2，可以根据过零检测电路的输出信号需要提前于过零点的时间大小来调节，使所述电路提前于过零点开始翻转，以弥补检测到过零点到系统关闭同步整流管之间的延迟时间；另外，本发明采用两个调节电阻R1和R2而非一个调节电阻的目的是使电路具有更好的温度特性，本发明所述电阻R1和R2具体采用正温系数的电阻，从而与同步整流管的正温系数导通电阻实现匹配。采样电路的匹配设计，使过零检测电路在不同温度和工艺下均能准确有效地检测出同步整流管电流的过零点。

四、NPN管Q1、Q2、Q3组成的电流转换结构实现电压信号与电流信号的转换，对SW电位和VSS地电位进行比较，然后将电压的差异转换为电流的差异并通过PMOS管MP1形成偏置电压，镜像到PMOS管MP4形成电流信号，完成过零检测过程；另外由于BJT管的厄利电压效应明显弱于MOS管的沟道长度调制效应，所以相对于MOS管而言，采用NPN管组成的电流转换结构，可以明显地减小输入失调的影响，使得所述检测电路具有更高的检测精度。

五、NMOS管MN1的作用是，当过零检测电路不对SW电压进行采样时开启，将A点电位拉低，使其低于C点电压，使得输出电压VOUT为低电平。

实施例二：

作为一种优化，本发明还提出了第二种过零检测电路，即将普通的电流镜结构改进为自偏置的共源共栅电流镜结构，如图4所示：包括PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8，NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9，NPN管Q1、Q2、Q3和电阻R1、R2、R3、R4。具体连接关系如下：

PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的源极以及NPN管Q3的集电极接外部的电源电压VDD；

MP5、MP6、MP7、MP8的栅极连接在一起并与R3的第一端子相连，MP2和MP3的栅极连接在一起并与R3的第二端子和MP7的漏极相连；MP5的源极与MP1的漏极相连，MP6的源极与MP2的漏极相连，MP7的源极与MP3的漏极相连，MP8的源极与MP3的漏极相连；MP5的漏极与MP1的栅极、MP4的栅极、NPN管Q1的集电极相连；MP6的漏极与Q2的集电极、Q3的基极相连，MP8的漏极和MN9的漏极相连作为输出端；

MN7的漏极与R3的第一端子相连，MN7的栅极、MN8的栅极和MN9的栅极与R4的第一端子、外部的偏置电流源Ibias相连；MN4的栅极、MN5的栅极、MN6的栅极与R4的第二端子和MN8的漏极相连，MN7的源极与MN4的漏极相连，MN8的源极与MN5的漏极相连，MN9的源极与MN6的漏极相连。

NPN管Q1和NPN管Q2的基极均与NPN管Q3的发射极连接在一起；电阻R1的一端与NPN管Q1的发射极相连，R1的另一端与NMOS管MN1和NMOS管MN2的源极连接在一起；电阻R2的一端与NPN管Q2的发射极和NMOS管MN1的漏极连接，另一端与NMOS管MN3的源极相连；NMOS管MN1和NMOS管MN3的栅极分别接两个反相的逻辑控制信号VC1、VC2，NMOS管MN3的漏极作为过零检测电路的输入端接外部的同步整流管的漏极SW，NMOS管MN2的栅极和漏极分别接电源电压VDD和地电位VSS；NMOS管MN4、NMOS管MN5和NMOS管MN6的源极均接地电位；特别的是，NMOS管MN2、NMOS管MN3的衬底并没有接地电位，而是与源极相连，其余NMOS管的衬底均接在地电位VSS，所有PMOS管的衬底均接电源电压VDD。

实施例二是在实施一的基础上添加PMOS管MP5、MP6、MP7、MP8和NMOS管MN7、MN8、MN9以及电阻R3、R4，其中添加的NMOS管和PMOS管作为共栅管，有效地实现了核心电路与电源的隔离，从而提高了电路对电源纹波的抑制能力，另外还可以更精确地复制电流，减小了负载的变化对电流精度的影响，从而大大提高了电路检测过零点的精度；电阻R3、R4为共栅管提供合适的偏置电压，使其工作在饱和区。

实施例二的情况说明、工作过程及工作原理与实施例一相同，在此不再详细说明。

上述内容对本发明所提供的一种适用于降压型DC-DC转换器的过零检测电路进行了详细的介绍，本发明应用具体实施个例对本发明的原理及实施方式进行了阐述，以上实施个例仅用于帮助理解本发明的基本原理及其核心思想，在本发明基本原理及其核心思想之上对具体实施方式做的改动，都应当属于本发明的范围之内。

Claims (10)

1.一种过零检测电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管以及第一NPN管、第二NPN管和第一电阻、第二电阻，具体连接关系如下：

第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管的源极接外部的电源电压；第一PMOS管的栅极和漏极与第四PMOS管的栅极相连并与第一NPN管的集电极相连接；第二PMOS管的漏极和第二NPN管的集电极相连接；第一NPN管基极和第二NPN管的基极相连接；第一电阻的一端与第一NPN管的发射极相连，另一端与第一NMOS管和第二NMOS管的源极相连接；第二电阻的一端与第二NPN管的发射极和第一NMOS管的漏极连接，另一端与第三NMOS管的源极相连；第一NMOS管和第三NMOS管的栅极分别接外部两个反相的逻辑控制信号，第三NMOS管的漏极作为所述过零检测电路的输入端，第二NMOS管的栅极和漏极分别接电源电压和地电位；第二PMOS管的栅极与第三PMOS管的栅极和漏极以及第四NMOS的漏极相连接；第四NMOS管的栅极与第五NMOS管的栅极和漏极以及第六NMOS管的栅极相连接，外部偏置电流从第五NMOS管的漏极流入；第四NMOS管、第五NMOS管和第六NMOS管的源极均接地电位；第六NMOS管的漏极和第四PMOS管的漏极相连接作为所述过零检测电路的输出端。

2.根据权利要求1所述的过零检测电路，其特征在于，还包括：第三NPN管，其中，第三NPN管的基极与第二NPN管的集电极相连接，第三NPN管的发射极与第二NPN管的基极相连接，第三NPN管的集电极接外部的电源电压。

3.根据权利要求1或2所述的过零检测电路，其特征在于，所述的第一电阻和第二电阻具体为正温系数的电阻。

4.根据权利要求1或2所述的过零检测电路，其特征在于，所述的第三NMOS管具体为漏端耐压的隔离型器件。

5.根据权利要求4所述的过零检测电路，其特征在于，所述的第二NMOS管具体为漏端耐压的隔离型器件，并且第二NMOS管的与第三NMOS管具有的相同的器件尺寸。

6.一种过零检测电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管，第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管以及第一NPN管、第二NPN管和第一电阻、第二电阻、第三电阻、第四电阻，

具体连接关系如下：

第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管的源极接外部的电源电压；

第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管的栅极连接在一起并与第三电阻的第一端子相连，第二PMOS管和第三PMOS管的栅极连接在一起并与第三电阻的第二端子和第七PMOS管的漏极相连；第五PMOS管的源极与第一PMOS管的漏极相连，第六PMOS管的源极与第二PMOS管的漏极相连，第七PMOS管的源极与第三PMOS管的漏极相连，第八PMOS管的源极与第三PMOS管的漏极相连；第五PMOS管MP5的漏极与第一PMOS管的栅极、第四PMOS管的栅极、第一NPN管的集电极相连；第六PMOS管的漏极与第二NPN管的集电极相连，第八PMOS管的漏极和第九NMOS管的漏极相连作为所述过零检测电路的输出端；

第七NMOS管的漏极与第三电阻的第一端子相连，第七NMOS管的栅极、第八NMOS管MN8的栅极和第九NMOS管的栅极与第四电阻的第一端子、外部的偏置电流源相连；第四NMOS管的栅极、第五NMOS管的栅极、第六NMOS管的栅极与第四电阻的第二端子和第八NMOS管的漏极相连，第七NMOS管的源极与第四NMOS管的漏极相连，第八NMOS管的源极与第五NMOS管的漏极相连，第九NMOS管的源极与第六NMOS管的漏极相连；

第一NPN管基极和第二NPN管的基极相连接；第一电阻的一端与第一NPN管的发射极相连，另一端与第一NMOS管和第二NMOS管的源极相连接；第二电阻的一端与第二NPN管的发射极和第一NMOS管的漏极连接，另一端与第三NMOS管的源极相连；第一NMOS管和第三NMOS管的栅极分别接外部两个反相的逻辑控制信号，第三NMOS管的漏极作为所述过零检测电路的输入端，第二NMOS管的栅极和漏极分别接电源电压和地电位；第四NMOS管、第五NMOS管和第六NMOS管的源极均接地电位。

7.根据权利要求6所述的过零检测电路，其特征在于，还包括：第三NPN管，其中，第三NPN管的基极与第二NPN管的集电极相连接，第三NPN管的发射极与第二NPN管的基极相连接，第三NPN管的集电极接外部的电源电压。

8.根据权利要求6或7所述的过零检测电路，其特征在于，所述的第一电阻和第二电阻具体为正温系数的电阻。

9.根据权利要求6或7所述的过零检测电路，其特征在于，所述的第三NMOS管具体为漏端耐压的隔离型器件。

10.根据权利要求9所述的过零检测电路，其特征在于，所述的第二NMOS管具体为漏端耐压的隔离型器件，并且第二NMOS管的与第三NMOS管具有的相同的器件尺寸。

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