JPH05219491A - 符号化装置 - Google Patents
符号化装置Info
- Publication number
- JPH05219491A JPH05219491A JP4054297A JP5429792A JPH05219491A JP H05219491 A JPH05219491 A JP H05219491A JP 4054297 A JP4054297 A JP 4054297A JP 5429792 A JP5429792 A JP 5429792A JP H05219491 A JPH05219491 A JP H05219491A
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- JP
- Japan
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- buffer memory
- encoding
- buffer
- circuit
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Communication Control (AREA)
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Abstract
(57)【要約】
【目的】 可変長符号化回路入力側及び出力側双方のバ
ッファメモリに於けるオーバーフロー、アンダーフロー
の発生を防止する。符号化に破綻を来すことを防止す
る。 【構成】 バッファメモリ１０４、１０６双方のメモリ
占有量を監視し、２つのメモリ占有量に基づき符号化パ
ラメータの制御に用いることにより、符号化回路１０３
から出力される符号化データ量を制御する。
ッファメモリに於けるオーバーフロー、アンダーフロー
の発生を防止する。符号化に破綻を来すことを防止す
る。 【構成】 バッファメモリ１０４、１０６双方のメモリ
占有量を監視し、２つのメモリ占有量に基づき符号化パ
ラメータの制御に用いることにより、符号化回路１０３
から出力される符号化データ量を制御する。
Description
【０００１】
【産業上の利用分野】この発明は、符号化装置、特に可
変長符号化回路の入出力側にバッファメモリを備えてい
る符号化装置に関する。
変長符号化回路の入出力側にバッファメモリを備えてい
る符号化装置に関する。
【０００２】
【従来の技術】高能率符号化回路は、予測符号化或いは
直交変換符号化等を経た後、可変長符号化を行い、速度
平滑化用のバッファメモリを経て伝送される。この場
合、該バッファメモリがオーバーフロー、アンダーフロ
ーしないように、上述のバッファメモリに於ける可変長
符号の占有量に応じ符号化パラメータが制御される。
直交変換符号化等を経た後、可変長符号化を行い、速度
平滑化用のバッファメモリを経て伝送される。この場
合、該バッファメモリがオーバーフロー、アンダーフロ
ーしないように、上述のバッファメモリに於ける可変長
符号の占有量に応じ符号化パラメータが制御される。
【０００３】ところで、最近、回路規模を縮小するた
め、或いは回路構成を柔軟にするため等の理由によっ
て、可変長符号化回路の入力側にも小規模なバッファメ
モリを設けることが提案されている。
め、或いは回路構成を柔軟にするため等の理由によっ
て、可変長符号化回路の入力側にも小規模なバッファメ
モリを設けることが提案されている。
【０００４】
【発明が解決しようとする課題】上述の小規模なバッフ
ァメモリに対してもオーバーフローを来さないような制
御が望まれるが、実際には特別な処理はなされていなか
った。即ち、従来は、可変長符号化回路の処理速度を上
回るデータが、映像信号の有効期間に発生してもブラン
キング期間のデータ休止によって、オーバーフローを引
き起こさないよう調整のなされることが期待されている
ものであった。
ァメモリに対してもオーバーフローを来さないような制
御が望まれるが、実際には特別な処理はなされていなか
った。即ち、従来は、可変長符号化回路の処理速度を上
回るデータが、映像信号の有効期間に発生してもブラン
キング期間のデータ休止によって、オーバーフローを引
き起こさないよう調整のなされることが期待されている
ものであった。
【０００５】しかしながら、特殊な画像の映像信号が入
力された場合、また、バッファメモリの容量によって
は、オーバーフローが発生するという問題点があった。
そして、オーバーフローが発生すると符号化に破綻を来
すという問題点があった。
力された場合、また、バッファメモリの容量によって
は、オーバーフローが発生するという問題点があった。
そして、オーバーフローが発生すると符号化に破綻を来
すという問題点があった。
【０００６】従って、この発明の目的は、可変長符号化
回路の入出力側双方のバッファメモリ、とりわけ入力側
のバッファメモリに於けるオーバーフローの発生を防止
し得る符号化装置を提供することにある。
回路の入出力側双方のバッファメモリ、とりわけ入力側
のバッファメモリに於けるオーバーフローの発生を防止
し得る符号化装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明にかかる符号化
装置は、符号化入力を一時蓄える入力段バッファメモリ
と、該バッファメモリ出力を可変長符号化する可変長符
号化回路と、可変長符号出力の伝送を平滑化する為の速
度平滑化用の出力段バッファメモリと、入力段及び出力
段バッファメモリの夫々の占有量を監視し、該二つの占
有量をパラメータとして符号化制御を行なう符号化制御
手段とを備えた構成としている。
装置は、符号化入力を一時蓄える入力段バッファメモリ
と、該バッファメモリ出力を可変長符号化する可変長符
号化回路と、可変長符号出力の伝送を平滑化する為の速
度平滑化用の出力段バッファメモリと、入力段及び出力
段バッファメモリの夫々の占有量を監視し、該二つの占
有量をパラメータとして符号化制御を行なう符号化制御
手段とを備えた構成としている。
【０００８】
【作用】符号化入力が、入力段バッファメモリに一時、
保持される。そして、該入力段バッファメモリに蓄積さ
れている符号化入力が、次段の可変長符号化回路にて可
変長符号に変換される。該可変長符号は速度平滑化用の
出力段バッファメモリを介して伝送される。
保持される。そして、該入力段バッファメモリに蓄積さ
れている符号化入力が、次段の可変長符号化回路にて可
変長符号に変換される。該可変長符号は速度平滑化用の
出力段バッファメモリを介して伝送される。
【０００９】この間、入力段及び出力段バッファメモリ
の夫々の占有量が監視され、該占有量に基づいて形成さ
れたパラメータにより符号化制御がなされる。
の夫々の占有量が監視され、該占有量に基づいて形成さ
れたパラメータにより符号化制御がなされる。
【００１０】
【実施例】以下、この発明の一実施例について図１乃至
図４を参照して説明する。図１の構成に於いて、符号化
入力１０１は、前処理回路１０２に入力される。符号化
入力１０１は、この前処理回路１０２に於いて、符号化
に先立ち各種の信号処理を受ける。この前処理回路１０
２としては、制御入力１１３によって通過帯域が制御さ
れる可変フイルタ回路を有するものも考えられる。前処
理回路１０２の出力は、符号化回路１０３に入力され
る。
図４を参照して説明する。図１の構成に於いて、符号化
入力１０１は、前処理回路１０２に入力される。符号化
入力１０１は、この前処理回路１０２に於いて、符号化
に先立ち各種の信号処理を受ける。この前処理回路１０
２としては、制御入力１１３によって通過帯域が制御さ
れる可変フイルタ回路を有するものも考えられる。前処
理回路１０２の出力は、符号化回路１０３に入力され
る。
【００１１】符号化回路１０３では、例えば、予測符号
化、直交変換符号化、ベクトル量子化等の高能率符号化
処理を受ける。該符号化回路１０３では、制御入力１１
３により、例えば、量子化パラメータ等が制御され、発
生情報量の制御を行うことができる。符号化回路１０３
にて高能率符号化処理されてなる出力〔以下、符号化デ
ータと称する〕は、バッファメモリ１０４に入力され
る。
化、直交変換符号化、ベクトル量子化等の高能率符号化
処理を受ける。該符号化回路１０３では、制御入力１１
３により、例えば、量子化パラメータ等が制御され、発
生情報量の制御を行うことができる。符号化回路１０３
にて高能率符号化処理されてなる出力〔以下、符号化デ
ータと称する〕は、バッファメモリ１０４に入力され
る。
【００１２】バッファメモリ１０４は、バッファ制御回
路１０７から供給される書込み信号ＷＥＮ、読出し信号
ＲＥＮによって動作が制御される。即ち、書込み信号Ｗ
ＥＮによって、符号化データが指定されたアドレスに書
込まれる。また、読出し信号ＲＥＮによって、書込まれ
ている符号化データが読出される。
路１０７から供給される書込み信号ＷＥＮ、読出し信号
ＲＥＮによって動作が制御される。即ち、書込み信号Ｗ
ＥＮによって、符号化データが指定されたアドレスに書
込まれる。また、読出し信号ＲＥＮによって、書込まれ
ている符号化データが読出される。
【００１３】このバッファメモリ１０４は、可変長符号
化回路１０５の回路規模を縮小したり、或いは回路構成
に柔軟性を持たせる等の理由によって設けられているも
のであり、メモリ容量は、比較的、小規模とされてい
る。該バッファメモリ１０４から読出された符号化デー
タは、可変長符号化回路１０５に入力される。
化回路１０５の回路規模を縮小したり、或いは回路構成
に柔軟性を持たせる等の理由によって設けられているも
のであり、メモリ容量は、比較的、小規模とされてい
る。該バッファメモリ１０４から読出された符号化デー
タは、可変長符号化回路１０５に入力される。
【００１４】可変長符号化回路１０５では、上述の符号
化データに対して、可変長符号化処理が施される。可変
長符号化されたデータ〔以下、可変長符号化データと称
する〕は、バッファメモリ１０６に入力される。
化データに対して、可変長符号化処理が施される。可変
長符号化されたデータ〔以下、可変長符号化データと称
する〕は、バッファメモリ１０６に入力される。
【００１５】バッファメモリ１０６は、バッファ制御回
路１０８から供給される書込み信号ＷＥＮ、読出し信号
ＲＥＮによって動作が制御される。即ち、書込み信号Ｗ
ＥＮによって、可変長符号化データが指定されたアドレ
スに書込まれる。また、読出し信号ＲＥＮによって、書
込まれている可変長符号化データが読出される。読出さ
れた可変長符号化データは、バッファメモリ１０６に供
給される。
路１０８から供給される書込み信号ＷＥＮ、読出し信号
ＲＥＮによって動作が制御される。即ち、書込み信号Ｗ
ＥＮによって、可変長符号化データが指定されたアドレ
スに書込まれる。また、読出し信号ＲＥＮによって、書
込まれている可変長符号化データが読出される。読出さ
れた可変長符号化データは、バッファメモリ１０６に供
給される。
【００１６】バッファメモリ１０６では、伝送速度に対
するバッファリングがなされ、伝送路１１０に出力され
る。
するバッファリングがなされ、伝送路１１０に出力され
る。
【００１７】図１に示される構成に於いて、バッファメ
モリ１０４、１０６がオーバーフロー、アンダーフロー
を起こすと、符号化に破綻を来たし、受信側で正しい復
号を行うことができない。そこで、本案では、以下のよ
うにして、バッファメモリ１０４、１０６のオーバーフ
ロー、アンダーフローを防止している。
モリ１０４、１０６がオーバーフロー、アンダーフロー
を起こすと、符号化に破綻を来たし、受信側で正しい復
号を行うことができない。そこで、本案では、以下のよ
うにして、バッファメモリ１０４、１０６のオーバーフ
ロー、アンダーフローを防止している。
【００１８】まず、バッファ制御回路１０７に於いて、
バッファメモリ１０４のバッファ蓄積量を計算し、その
結果１１１を符号化制御回路１０９に入力する。また、
速度平滑化用バッファであるバッファメモリ１０６の蓄
積量もバッファ制御回路１０８にて計算し、その結果１
１２を符号化制御回路１０９に入力する。
バッファメモリ１０４のバッファ蓄積量を計算し、その
結果１１１を符号化制御回路１０９に入力する。また、
速度平滑化用バッファであるバッファメモリ１０６の蓄
積量もバッファ制御回路１０８にて計算し、その結果１
１２を符号化制御回路１０９に入力する。
【００１９】従来、バッファ蓄積量１１１は、ブランキ
ング期間に於けるデータの休止で、オーバーフローする
ことがないことを期待し、符号化制御回路にフイードバ
ックする処理はなされていなかった。
ング期間に於けるデータの休止で、オーバーフローする
ことがないことを期待し、符号化制御回路にフイードバ
ックする処理はなされていなかった。
【００２０】しかしながら、バッファの大きさをできる
だけ小さくして全体のハードウェア規模を小さくしよう
とすると、ある種の画像では、しばしばオーバーフロー
して破綻を来す。そこで、本案では、これを防止するた
めに、速度平滑化用バッファの蓄積量１１２のみなら
ず、可変長符号化回路１０５の前段に配されたバッファ
メモリ１０４の蓄積量１１１をも符号化制御回路１０９
に入力し、前処理回路１０２や符号化回路１０３に帰還
して発生情報量を制御し、メモリのオーバーフローを防
止していることに特徴を有している。
だけ小さくして全体のハードウェア規模を小さくしよう
とすると、ある種の画像では、しばしばオーバーフロー
して破綻を来す。そこで、本案では、これを防止するた
めに、速度平滑化用バッファの蓄積量１１２のみなら
ず、可変長符号化回路１０５の前段に配されたバッファ
メモリ１０４の蓄積量１１１をも符号化制御回路１０９
に入力し、前処理回路１０２や符号化回路１０３に帰還
して発生情報量を制御し、メモリのオーバーフローを防
止していることに特徴を有している。
【００２１】図２には、ＲＯＭによる符号化制御回路１
０９の実際例が示されている。バッファメモリ１０４の
メモリ蓄積情報１１１と、バッファメモリ１０６のメモ
リ蓄積情報１１２をＲＯＭのアドレスとして入力し、制
御出力１１３をアドレス情報ｘ，ｙの関数ｆ（ｘ，ｙ）
として得ている。
０９の実際例が示されている。バッファメモリ１０４の
メモリ蓄積情報１１１と、バッファメモリ１０６のメモ
リ蓄積情報１１２をＲＯＭのアドレスとして入力し、制
御出力１１３をアドレス情報ｘ，ｙの関数ｆ（ｘ，ｙ）
として得ている。
【００２２】図３及び図４には、図１に示されるバッフ
ァメモリ１０４、可変長符号化回路１０５、バッファメ
モリ１０６、バッファ制御回路１０７、１０８の主要部
が示されている。
ァメモリ１０４、可変長符号化回路１０５、バッファメ
モリ１０６、バッファ制御回路１０７、１０８の主要部
が示されている。
【００２３】図３及び図４には、最大符号長が１８ビッ
トの可変長符号を、１６ビットのデータ幅で出力する本
案の構成例による可変長符号化回路を示す。
トの可変長符号を、１６ビットのデータ幅で出力する本
案の構成例による可変長符号化回路を示す。
【００２４】符号化入力（端子１）はバッファメモリ
（ＢＭ）２を経て符号化テーブル（ＲＯＭ）３をアクセ
スする。符号化テーブル３には、可変長符号と、該可変
長符号の符号長が格納されている。この可変長符号は、
次に３３ビットのデータ幅を持ったバレルシフタ（ＳＦ
Ｔ）４に入力される。バレルシフタ４の上位１７ビット
はゲート回路５を経てレジスタ（Ｒ）６に、上位１６ビ
ットは直接にレジスタ（Ｒ）７に入力される。
（ＢＭ）２を経て符号化テーブル（ＲＯＭ）３をアクセ
スする。符号化テーブル３には、可変長符号と、該可変
長符号の符号長が格納されている。この可変長符号は、
次に３３ビットのデータ幅を持ったバレルシフタ（ＳＦ
Ｔ）４に入力される。バレルシフタ４の上位１７ビット
はゲート回路５を経てレジスタ（Ｒ）６に、上位１６ビ
ットは直接にレジスタ（Ｒ）７に入力される。
【００２５】更にこのゲート回路５にはレジスタ６の出
力１７ビットと、レジスタ６の最下位ビットをレジスタ
７の出力１６ビットの最上位に加えた１７ビットのデー
タをマルチプレクサ（ＭＵＸ）８で切替えて帰還し、符
号化テーブル３で発生する可変長符号を次々につなぎ合
わせて合成している。
力１７ビットと、レジスタ６の最下位ビットをレジスタ
７の出力１６ビットの最上位に加えた１７ビットのデー
タをマルチプレクサ（ＭＵＸ）８で切替えて帰還し、符
号化テーブル３で発生する可変長符号を次々につなぎ合
わせて合成している。
【００２６】レジスタ６及び７に、１６ビット以上のデ
ータが格納された時に、レジスタ６の上位１６ビットを
速度平滑化用出力バッファメモリ（ＢＭ）９に書き込
み、また、マルチプレクサ８はこの上位１６ビットを除
いた下位データをゲート回路５に帰還する様にレジスタ
７側を選択し順次符号化して出力（端子１０）する。
ータが格納された時に、レジスタ６の上位１６ビットを
速度平滑化用出力バッファメモリ（ＢＭ）９に書き込
み、また、マルチプレクサ８はこの上位１６ビットを除
いた下位データをゲート回路５に帰還する様にレジスタ
７側を選択し順次符号化して出力（端子１０）する。
【００２７】これら符号化部の制御は、符号化テーブル
３からの符号長出力を累積（加算器１１）しているレジ
スタ（Ｒ）１２の状態によって行っている。レジスタ６
及び７に１６ビット以上のデータが蓄積される毎に上位
データ１６ビットがバッファメモリ９に出力されるので
レジスタ１２が１６以上であることを検出してバッファ
メモリ９及びマルチプレクサ８を制御する。図ではこの
検出器としてレジスタ１２の上位２ビットもオアゲート
１３を用いている。
３からの符号長出力を累積（加算器１１）しているレジ
スタ（Ｒ）１２の状態によって行っている。レジスタ６
及び７に１６ビット以上のデータが蓄積される毎に上位
データ１６ビットがバッファメモリ９に出力されるので
レジスタ１２が１６以上であることを検出してバッファ
メモリ９及びマルチプレクサ８を制御する。図ではこの
検出器としてレジスタ１２の上位２ビットもオアゲート
１３を用いている。
【００２８】バレルシフタ４の制御はこのレジスタ１２
の下位４ビットを用いて行い、また符号長の累積はこの
レジスタ１２の下位４ビットと符号化テーブル３からの
符号長出力の和を再びこのレジスタ１２に入力すること
によって行っている。このため、もしレジスタ１２の値
が「１４」で符号化テーブル３からの符号長出力が「１
８」であったとするとレジスタ１２の次の状態は「３
２」となる。
の下位４ビットを用いて行い、また符号長の累積はこの
レジスタ１２の下位４ビットと符号化テーブル３からの
符号長出力の和を再びこのレジスタ１２に入力すること
によって行っている。このため、もしレジスタ１２の値
が「１４」で符号化テーブル３からの符号長出力が「１
８」であったとするとレジスタ１２の次の状態は「３
２」となる。
【００２９】この様にレジスタ１２の状態が「３２」以
上である時、レジスタ６及び７に蓄積された上位１６ビ
ットのデータをバッファメモリ９に出力してもまだレジ
スタ６及び７には１６ビット以上のデータが残り、バレ
ルシフタ４からの次の符号化データをゲート回路５にて
合成する時に不都合を生ずるので、本案ではレジスタ１
２のＭＳＢをモニタしてレジスタ１２の状態が「３２」
以上であるとき、バッファメモリ２からの符号化アクセ
スを中止し、代わりに可変長符号として１８ビット全て
“０”のデータを、また符号長として“１６”をダミー
データとして符号化テーブル３より出力する。
上である時、レジスタ６及び７に蓄積された上位１６ビ
ットのデータをバッファメモリ９に出力してもまだレジ
スタ６及び７には１６ビット以上のデータが残り、バレ
ルシフタ４からの次の符号化データをゲート回路５にて
合成する時に不都合を生ずるので、本案ではレジスタ１
２のＭＳＢをモニタしてレジスタ１２の状態が「３２」
以上であるとき、バッファメモリ２からの符号化アクセ
スを中止し、代わりに可変長符号として１８ビット全て
“０”のデータを、また符号長として“１６”をダミー
データとして符号化テーブル３より出力する。
【００３０】この操作によりレジスタ６及び７にまだ残
っていた１６ビット以上のデータが更にもう一回バッフ
ァメモリ９に１６ビット分書込まれるので、その結果マ
ルチプレクサ８を経て帰還されて残ったデータは０乃至
１ビットだけとなる。この後、再びバッファメモリ２か
ら符号化入力を読出し、符号化テーブル３をアクセスし
て順次符号化してゆくことが可能となる。
っていた１６ビット以上のデータが更にもう一回バッフ
ァメモリ９に１６ビット分書込まれるので、その結果マ
ルチプレクサ８を経て帰還されて残ったデータは０乃至
１ビットだけとなる。この後、再びバッファメモリ２か
ら符号化入力を読出し、符号化テーブル３をアクセスし
て順次符号化してゆくことが可能となる。
【００３１】このように、バッファメモリ１０４、１０
６双方のメモリ占有量を監視し、２つのメモリ占有量を
複合して符号化パラメータの制御に用いることによって
符号化回路１０３から出力される符号化データ量を制御
しているので、バッファメモリ１０４、１０６、とりわ
けバッファメモリ１０６に於けるオーバーフロー、アン
ダーフローの発生を防止することができ符号化の破綻を
来すことを防止できる。
６双方のメモリ占有量を監視し、２つのメモリ占有量を
複合して符号化パラメータの制御に用いることによって
符号化回路１０３から出力される符号化データ量を制御
しているので、バッファメモリ１０４、１０６、とりわ
けバッファメモリ１０６に於けるオーバーフロー、アン
ダーフローの発生を防止することができ符号化の破綻を
来すことを防止できる。
【００３２】なお、図３、図４では最大符号長を１８ビ
ットとしたが１８ビット以外でも同様に符号化できる。
例えば、最大符号長が２０ビットの場合、バレルシフタ
４のデータ幅としては３５ビット用意しバレルシフタ４
の上位１９ビットをゲート回路５を経てレジスタ６に入
力し、バレルシフタ４の下位１６ビットはレジスタ７に
直接入力する。レジスタ６、７に蓄えられた３５ビット
データの内、上位１９ビットか下位１９ビットかをマル
チプレクサ８にて選択してゲート回路５に帰還し、次の
可変長符号と合成する。入力のバッファメモリ２、符号
化テーブル３、バレルシフタ４、マルチプレクサ８、速
度平滑化用出力バッファメモリ９の制御は、図３、図４
の場合と同様である。
ットとしたが１８ビット以外でも同様に符号化できる。
例えば、最大符号長が２０ビットの場合、バレルシフタ
４のデータ幅としては３５ビット用意しバレルシフタ４
の上位１９ビットをゲート回路５を経てレジスタ６に入
力し、バレルシフタ４の下位１６ビットはレジスタ７に
直接入力する。レジスタ６、７に蓄えられた３５ビット
データの内、上位１９ビットか下位１９ビットかをマル
チプレクサ８にて選択してゲート回路５に帰還し、次の
可変長符号と合成する。入力のバッファメモリ２、符号
化テーブル３、バレルシフタ４、マルチプレクサ８、速
度平滑化用出力バッファメモリ９の制御は、図３、図４
の場合と同様である。
【００３３】
【発明の効果】この発明にかかる符号化装置によれば、
可変長符号化回路入力段のバッファメモリ及び速度平滑
化用出力バッファメモリ双方、とりわけ可変長符号化回
路入力段のバッファメモリに於けるオーバーフロー、ア
ンダーフローの発生を防止できるという効果があり、こ
れによって、符号化に破綻を来すことを防止できるとい
う効果がある。
可変長符号化回路入力段のバッファメモリ及び速度平滑
化用出力バッファメモリ双方、とりわけ可変長符号化回
路入力段のバッファメモリに於けるオーバーフロー、ア
ンダーフローの発生を防止できるという効果があり、こ
れによって、符号化に破綻を来すことを防止できるとい
う効果がある。
【図１】この発明の一実施例を示すブロック図である。
【図２】符号化制御回路を示すブロック図である。
【図３】符号化回路の主要部を示すブロック図である。
【図４】その動作を説明するための図である。
１０１ 符号化入力 １０４、１０６ バッファメモリ １０５ 可変長符号化回路 １０９ 符号化制御回路
Claims (1)
- 【請求項１】 符号化入力を一時蓄える入力段バッファ
メモリと、 該バッファメモリ出力を可変長符号化する可変長符号化
回路と、 可変長符号出力の伝送を平滑化する為の速度平滑化用の
出力段バッファメモリと、 上記入力段及び出力段バッファメモリの夫々の占有量を
監視し、該二つの占有量をパラメータとして符号化制御
を行なう符号化制御手段とを備えたことを特徴とする符
号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054297A JPH05219491A (ja) | 1992-02-05 | 1992-02-05 | 符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054297A JPH05219491A (ja) | 1992-02-05 | 1992-02-05 | 符号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219491A true JPH05219491A (ja) | 1993-08-27 |
Family
ID=12966638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054297A Pending JPH05219491A (ja) | 1992-02-05 | 1992-02-05 | 符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219491A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0723385A (ja) * | 1993-06-21 | 1995-01-24 | Nec Corp | 高能率符号化装置 |
| KR100478555B1 (en) * | 1995-09-29 | 2005-11-11 | Method and an apparatus for system encoding bitstreams for seamless connection |
-
1992
- 1992-02-05 JP JP4054297A patent/JPH05219491A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0723385A (ja) * | 1993-06-21 | 1995-01-24 | Nec Corp | 高能率符号化装置 |
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