JPH05218807A - 高周波信号に対する受信装置 - Google Patents

Abstract

(57)【要約】 【目的】 高周波信号に対する受信装置を、コンパクト
にかつ低コストで構成可能であるように、また個々の必
要とされる電圧（同調電圧、調整電圧）がより正確に得
られるように改良する。 【構成】 受信装置は、集積回路ＩＣおよび外部配線Ｅ
ＸＴを含むＰＬＬ回路ＰＬＬを有するチューナＴＮと、
同調電圧ＵＤ０により制御される発振器ＶＣＯとを含
む。チューナＴＮはフィルタ特性を調整電圧ＵＤｉによ
り設定可能なフィルタ回路ＦＩを含む。同調電圧ＵＤ０
および調整電圧ＵＤｉは外部配線ＥＸＴを構成するトラ
ンジスタＱＥＸＴ０、ＱＥＸＴ１により得られる。集積
回路ＩＣ中に外部配線と接続された同調部分Ｉおよび調
整電圧ＵＤｉごとに１つの調整部分ＩＩが設けられてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高周波信号、特にラジ
オおよびテレビジョン信号、さらにたとえば無線および
レーダー信号に対する受信装置に関する。

【０００２】

【従来の技術】最近の受信装置は受信部分（チューナ）
のなかに、電圧制御発振器（“ＶＣＯ”＝Ｖｏｌｔａｇ
ｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）を
有するいわゆるＰＬＬ回路（“ＰＬＬ”＝Ｐｈａｓｅ‐
ｌｏｃｋｅｄ ｌｏｏｐ＝フェーズロックループ）を有
する。これはフィルタ回路と結び付いてユーザーによる
所望の送信器の周波数の設定の役割をする。しかし、こ
のようなシステムは、フィルタ回路が装置メーカーの側
で“調整”されているとき、すなわちそれらが特定の、
そのつどの同調周波数に最適に調整された通過特性を有
するときにのみ機能する。実際にはこのような調整はこ
れまで手動でコイルおよびコンデンサまたはそれらのシ
ェルのなかのフェライトコアの調節により行われる。し
かしこれは非常に時間がかかり、従ってまた製造費用が
非常に高い。

【０００３】理論的にはこれは確かにディジタル‐電子
式にも可能であり、その際に受信装置のなかに組み込ま
れたマイクロコンピュータが制御を引き受ける。ディジ
タル‐電子式調整によるこのような受信装置はたとえば
“米国電気電子学会論文集・コンシューマーエレクトロ
ニクス編”、第ＣＥ‐３３巻、第３号、１９８７年８
月、第４６６〜４７２頁に標題“ＴＶチューナの迅速な
自動的アラインメントのための集積回路”のもとに記載
されている。それによればそれはそのチューナ部分（短
縮して“チューナ”と呼ばれる）のなかに、発振器周波
数を発生するための電圧制御発振器ならびに多くの調整
すべきフィルタ回路を含めて、ディジタルおよびアナロ
グの機能および構成要素を有するＰＬＬ回路を含んでい
る。チューナの一部分は１つの（または複数の）集積回
路の形態で実現されている。チューナの他の一部分は、
集積回路に対して外部配線としての役割をするディスク
リートな構成要素の形態で実現されている。

【０００４】電圧制御発振器に対してはテレビジョン技
術でたとえば、受信すべき、すなわち選択される送信器
周波数に応じて１Ｖ以下から最大３３Ｖまでの同調電圧
が必要である。相応のことが、フィルタ回路の上記の通
過特性を決定する調整電圧に対しても当てはまる。調整
電圧は付属の同調電圧から一般に同調電圧のそのつどの
値に関係して最大±３．５Ｖないし±５Ｖだけ異なって
いる。集積回路に対して非常に高いこれらの電圧を発生
するため、演算増幅器が設けられている。これらは上記
の集積回路に対する外部配線として構成されるか、また
は集積回路のなかに集積されるべきである（たとえば前
記の文献を参照）。両方の場合に一方では多くの場所ま
たはチップ面積が必要とされ、また他方では各演算増幅
器が（その比較的複雑な回路のために）従来の技術にお
いて通常のように多くの演算増幅器の使用の際に受信装
置の異なった温度に関して問題になるそれぞれ個別の温
度依存性を有する（“温度特性”、“ドリフト”）。こ
れらの理由から、またこのような解決策は実際にまだ手
動調整よりも費用がかかる理由から、工業的にはいずれ
にせよ依然として手動で調整される。ディジタル‐電気
式調整を有する受信装置は存在しない。

【０００５】（手動調整可能な）冒頭に記載した種類の
受信装置に対する集積回路はシーメンス社の“エンター
テインメント・エレクトロニクス用ＩＣ”という標題の
“データシート０９．９１”、品名ＳＤＡ３３０２、Ｓ
ＤＡ３４０２Ｘ、ＳＤＡ３４１２Ｘを有するそこに紹介
されている集積回路に関する“チューナおよびＰＬＬ”
に示されている。その際に重要なのは特に、示されてい
るブロック図および応用回路である（たとえば第１０、
２１、２２、３０、４１頁参照）。

【０００６】

【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の受信装置を、コンパクトに構成可能で
あるように、また個々の必要とされる電圧（同調電圧、
調整電圧）がより正確に得られるように改良することで
ある。特に温度変化により個々の電圧に、またそれらの
間に生じたとしてもとるに足りないほどの変化しか生じ
てはならない。さらに、受信装置は一方ではディジタル
‐電子式に調整可能であり、また他方ではそれにもかか
わらず手動調整にくらべても従来公知のディジタル‐電
子式調整にくらべても低い費用ですませられなければな
らない。

【０００７】

【課題を解決するための手段】この課題は請求項１の特
徴により解決される。有利な実施態様は請求項２以下に
あげられている。

【０００８】

【実施例】以下、図面により本発明を一層詳細に説明す
る。

【０００９】図１には、チューナＴＮを含んでいるモジ
ュールを有する、テレビジョン装置として示されている
本発明による受信装置が著しく簡単に示されている。

【００１０】チューナＴＮは同じく著しく簡単に図２に
示されており、本発明にとって重要な部分のみがより詳
細に示されている。チューナＴＮには、一般に通常のよ
うに、高周波送信器信号が供給可能である。チューナＴ
ＮはＰＬＬ回路ＰＬＬならびに多くのフィルタ回路ＦＩ
（３つのフィルタ回路ＦＩがシンボルで示されている）
を含んでいる。３つのフィルタ回路ＦＩの各々は調整電
圧ＵＤｉの１つ（ＵＤ１、ＵＤ２、ＵＤ３）により駆動
されている。たとえば前記文献（米国電気電子学会…）
の第２図に示されているように、調整電圧ＵＤｉの１つ
が１つよりも多いフィルタ回路ＦＩを駆動することもも
ちろん可能である。

【００１１】ＰＬＬ回路ＰＬＬは集積回路ＩＣならびに
集積回路ＩＣの外部配線ＥＸＴを含んでいる。それはさ
らに（本発明にとって詳細には関心のない）電圧制御発
振器ＶＣＯを含んでいる。その（電圧）制御は、後で示
すように、外部配線ＥＸＴの出力電位として生ずる同調
電圧ＵＤ０により行われる。

【００１２】図３には、図２に示されている３つの調整
電圧ＵＤｉの場合に対して必要な集積回路ＩＣならびに
外部配線ＥＸＴの同調部分Ｉおよび調整部分ＩＩの配
置、すなわち同調電圧ＵＤ０を発生するための同調部分
Ｉと、調整電圧ＵＤ１…３を発生するための３つの調整
部分ＩＩと、後で示すように、集積回路ＩＣの同調部分
Ｉおよび調整部分ＩＩと接続されている外部配線ＥＸＴ
との概要が示されている。

【００１３】図４には、同調部分Ｉおよび同調部分Ｉと
電気的に共同作用する外部配線ＥＸＴの部分が示されて
いる。

【００１４】同調部分Ｉは、補助電圧Ｕｘを発生するた
めの充電ポンプＣＨＰＭＰ、第１の同調電流ＩＴＵＮ０
の鏡像電流を形成するための第１の電流ミラー回路ＩＭ
ＩＲＲ０ならびにｎ個の第２の同調電流ＩＴＵＮ１を発
生するためのｎ個の出力端ＯＵＴ_IIを有する電流増倍回
路ＩＭＵＬＴを含んでいる。第２の同調電流ＩＴＵＮ１
の各々の値は第１の同調電流ＩＴＵＮ０の値に等しい。

【００１５】充電ポンプＣＨＰＭＰとしては、たとえば
前記“米国電気電子学会…”の文献“…集積回路”の第
５図に示されており、または同じく前記“データシート
０９．９１”にたとえば第３０頁に示されているような
従来の技術により構成された通常の充電ポンプが用いら
れる。

【００１６】充電ポンプＣＨＰＭＰは集積回路ＩＣの２
つの出力端１、２を介して外部配線ＥＸＴと接続されて
いる。外部配線ＥＸＴは、集積回路の同調部分Ｉと共同
作用する範囲内に、ループフィルタＬＰＦ、第１の出力
トランジスタＱＥＴＸＴ０および第１の抵抗ＲＥＸＴ０
を有する。外部配線ＥＸＴはさらに直流電位ＵＤＣをも
有し、その値は少なくとも同調電圧の作動中に生ずる最
大の値に等しい大きさであり、また同じく少なくとも調
整電圧ＵＤｉの作動中に生ずる最大の値に等しい大きさ
である。テレビジョン装置またはいわゆるケーブルチュ
ーナを有するビデオレコーダの場合には、これらはたと
えば３０ないし３３ボルトである。

【００１７】このようなものとしてのループフィルタＬ
ＰＦは抵抗およびコンデンサから成る並列回路にもう別
のコンデンサが直列に接続されている従来の技術で通常
のループフィルタである（たとえば前記“データシート
０９．９１”の第１１頁と結び付けて第２１、２２頁を
参照）。ループフィルタＬＰＦの一方の端子は集積回路
ＩＣの一方の出力端１と、従ってまた充電ポンプＣＨＰ
ＭＰと接続されている。ループフィルタＬＰＦの他方の
端子は第１の抵抗ＲＥＸＴ０を介して直流電位ＵＤＣ
と、また第１の出力トランジスタＱＥＸＴ０のコレクタ
と接続されている。

【００１８】第１の出力トランジスタＱＥＸＴ０のベー
スは図４による実施例では集積回路ＩＣの他方の出力端
２と、従ってまた同じく充電ポンプＣＨＰＭＰと接続さ
れている。他方の出力端２には作動中に、充電ポンプＣ
ＨＰＭＰにより発生される補助電圧Ｕｘが接続されてい
る。

【００１９】第１の出力トランジスタＱＥＸＴ０のエミ
ッタは集積回路ＩＣの入力端３を介して第１の電流ミラ
ー回路ＩＭＩＲＲ０の入力端と接続されている。第１の
出力トランジスタＱＥＸＴ０のコレクタに作動中に同調
電圧ＵＤ０が充電ポンプに関係して、すなわち受信装置
の取扱者により行われる各同調過程により値を変更され
る（各ＰＬＬ回路に周知のように存在する）ＰＬＬ回路
ＰＬＬのディジタル部分に関係して生ずる。すなわち第
１の出力トランジスタＱＥＸＴ０はいわゆる“オープン
コレクタトランジスタ”として配線かつ構成されてお
り、そのコレクタ‐エミッタ区間に選択された同調電圧
ＵＤ０の値に応じて３０Ｖ以上までの電圧降下が生じ、
その際にエミッタを経て第１の同調電流ＩＴＵＮ０が流
れる。

【００２０】図４による実施例では第１の出力トランジ
スタＱＥＸＴ０は充電ポンプＣＨＰＭＰの２つのトラン
ジスタＱ３と一緒に三重ダーリントントランジスタユニ
ット３ＤＡＲＬを形成する。さらに第１の出力トランジ
スタＱＥＸＴ０および外部配線ＥＸＴのループフィルタ
ＬＰＦは集積回路ＩＣの同調部分Ｉの充電ポンプＣＨＰ
ＭＰと一緒に能動的積分器ＩＮＴを形成する。

【００２１】集積回路ＩＣの同調部分Ｉの構成部分であ
る第１の電流ミラー回路ＩＭＩＲＲ０は入力側にトラン
ジスタを有し、そのコレクタはそのベースと接続されて
おり、またコレクタおよびベースにおいて集積回路ＩＣ
の入力端３と接続されている。第１の電流ミラー回路Ｉ
ＭＩＲＲ０の他方の側には、すなわち出力端には、同じ
くトランジスタが配置されており、そのコレクタを経て
第１の同調電流ＩＴＵＮ０と等しい値の鏡像電流が流れ
る。なぜならば、このトランジスタのベースは入力端に
おけるトランジスタのベースと接続されており、また両
トランジスタのエミッタは同一の電位にあるからであ
る。

【００２２】入力側で電流ミラー回路ＩＭＩＲＲ０の出
力端と接続されている電流増倍回路ＩＭＵＬＴは事実上
多くの電流ミラー回路の組み合わせである。電流増倍回
路ＩＭＵＬＴの入力端にトランジスタが配置されてお
り、そのコレクタおよびベースは、第１の電流ミラー回
路ＩＭＩＲＲ０の入力端の場合と同じく、互いに接続さ
れている。このトランジスタは第１の電流ミラー回路Ｉ
ＭＩＲＲ０で形成された鏡像電流を受け入れる役割をす
る。出力側には複数のトランジスタが並列に接続されて
いる。その数はフィルタ部分ＩＩの数ｎに等しく、従っ
てまた必要とされる調整電圧ＵＤｉ（ここでｉ＝１…
ｎ）の数ｎに等しい。これらのトランジスタのすべての
エミッタもすべてのベースもそれぞれ互いに接続されて
いる。こうして作動中にこれらの並列に接続されている
トランジスタの、同時に集積回路ＩＣの出力端ＯＵＴ_II
の１つである各コレクタにそれぞれ第１の同調電流ＩＴ
ＵＮ０に等しい第２の同調電流ＩＴＵＮ１が生ずる。こ
れらのｎ個の第２の同調電流ＩＴＵＮ１の各々はｎ個の
調整部分ＩＩの１つにそれぞれの回路節点Ｎ１において
供給される（図５参照）。

【００２３】図５には、考察されている調整部分ＩＩに
対応付けられている外部配線ＥＸＴの部分と結び付けて
調整部分ＩＩの有利な実施例が示されている。

【００２４】各調整部分ＩＩは、重み付けされた電流源
（図面を見易くするため、また一般的な従来の技術、た
とえばモトローラ社のデータブック“線形インタフェー
ス集積回路”１９８４／８５、第６‐７７、６‐９３
頁、モジュールシリーズ“ＭＣ１０３１８”に該当する
ので、詳細には図示されていない）と２つの相補性電流
出力端Ｉ０、Ｉ０バー（上線付きのＩＯ）とを有するデ
ィジタル‐アナログ変換器ＤＡを含んでいる。

【００２５】ディジタル‐アナログ変換器ＤＡ（通常の
ものであり、また同じく図面を見易くするため、図示さ
れていない）は異なる値のディジタルビットにより駆動
されている。さらに、それは参照電流ＩＲＥＦに対する
もう入力端を有し、参照電流に従って、与えられたディ
ジタルビットに関係して両相補性出力端における電流Ｉ
０、Ｉ０バーの値が決定され得る。参照電流ＩＲＥＦは
非集中的に各個の調整部分ＩＩにおいて発生可能であ
り、または集中的に同調部分Ｉのなかのすべての調整部
分ＩＩに対して発生可能である。

【００２６】各調整部分ＩＩはさらに第２の電流ミラー
回路ＩＭＩＲＲ１および第３の電流ミラー回路ＩＭＩＲ
Ｒ２を含んでいる。ディジタル‐アナログ変換器ＤＡの
一方の電流出力端ＩＯは第３の電流ミラー回路ＩＭＩＲ
Ｒ２の入力端およびこの調整部分ＩＩに相応する集積回
路ＩＣの出力端ＯＵＴ_IIと回路節点Ｎ１の形成のもとに
接続されている。ディジタル‐アナログ変換器ＤＡの他
方の電流出力端Ｉ０バーは第２の電流ミラー回路ＩＭＩ
ＲＲ１を介して回路節点Ｎ１と接続されている。

【００２７】図４および図５による実施例では第１の電
流ミラー回路ＩＭＩＲＲ０および第３の電流ミラー回路
ＩＭＩＲＲ２は等しく構成されており、その際に当該の
トランジスタのエミッタはそれぞれ接地点ＧＮＤと接続
されている。それと異なり第２の電流ミラー回路ＩＭＩ
ＲＲ１はそれに対して相補性に構成されている。すなわ
ち当該のトランジスタのエミッタは供給電位Ｕ_Battと接
続されている。

【００２８】第３の電流ミラー回路ＩＭＩＲＲ２の出力
端に生ずるそれぞれの調整部分ＩＩの調整電流ＩＴＵＮ
は第３の電流ミラー回路ＩＭＩＲＲ２の電流ミラー機能
に基づいて、回路節点Ｎ１から第３の電流ミラー回路Ｉ
ＭＩＲＲ２へ流れる電流に等しい（従って図５中に同じ
く参照符号ＩＴＵＮが付されている）。しかし、これ
は、それぞれの第２の同調電流ＩＴＵＮ１および第２の
電流ミラー回路ＩＭＩＲＲ１から流れる電流（ディジタ
ル‐アナログ変換器ＤＡの他方の出力端Ｉ０バーに流れ
る電流に相当する）の和と、ディジタル‐アナログ変換
器ＤＡの一方の電流出力端Ｉ０に流れる電流に対して生
ずる差とから生ずる。両相補性電流出力端Ｉ０、Ｉ０バ
ーに流れる電流に対して同じく参照符号Ｉ０、Ｉ０バー
を使用すると、下記の式が示され得る：ＩＴＵＮ＝ＩＴ
ＵＮ１＋Ｉ０バー−Ｉ０。ここでＩ０バーは一般に（デ
ィジタル‐アナログ変換器ＤＡに与えられている変換す
べきビットに関係して）Ｉ０の値に等しくない。

【００２９】それぞれの調整部分ＩＩの第３の電流ミラ
ー回路ＩＭＩＲＲ２の出力端（これは同時に集積回路Ｉ
Ｃの別の出力端４である）に流れる調整電流ＩＴＵＮは
こうして最終的に（第２の同調電流ＩＴＵＮ１が第１の
同調電流ＩＴＵＮ０に等しいので）両相補性電流出力端
Ｉ０、Ｉ０バーにそれぞれのディジタル‐アナログ変換
器ＤＡのそれぞれの電流として流れる両電流Ｉ０、Ｉ０
バーの差だけ減少または増大された、外部配線ＥＸＴの
第１の出力トランジスタＱＥＸＴ０のエミッタを経て流
れる第１の同調電流ＩＴＵＮ０に相当する。

【００３０】それぞれの調整部分ＩＩの第３の電流ミラ
ー回路ＩＭＩＲＲ２の出力端は集積回路ＩＣのそれぞれ
の別の出力端４として外部配線ＥＸＴのｎ個（ｎ＝調整
部分ＩＩの数）の別の出力トランジスタＱＥＸＴ１のう
ちの１つのエミッタと接続されている。すべてのこれら
の別の出力トランジスタＱＥＸＴ１のベースはすべて互
いに、また一方の外部の出力トランジスタＱＥＸＴ０の
ベースと接続されている。別の出力トランジスタＱＥＸ
Ｔ１の各々のコレクタは別の抵抗ＲＥＸＴ１を介して直
流電位ＵＤＣと接続されている。別の出力トランジスタ
ＱＥＸＴ１の各々はこうして付属の別の抵抗ＲＥＸＴ１
と共にオープンコレクタ出力端を形成する。ｎ個の別の
出力トランジスタＱＥＸＴ１の各々のコレクタに、それ
ぞれの調整部分ＩＩおよび（または）付属のフィルタ回
路ＦＩに対して調整のために必要とされる調整電圧ＵＤ
ｉ（ｉ＝１…ｎ）が生ずる。それぞれの調整電圧ＵＤｉ
の値は周知のように同調電圧ＵＤ０および付属のフィル
タ回路ＦＩに関係している。それはたとえば１．２Ｖと
ＵＤＣとの間の範囲内にある（ＵＤＣ＝直流電位ＵＤＣ
の値、たとえば３３Ｖ）。

【００３１】このような本発明による配置によりこうし
て同調電圧ＵＤ０および調整電圧ＵＤｉを決定するすべ
ての要素が出力トランジスタＱＥＸＴ０、ＱＥＸＴ１以
外は場所および電流を節減して集積回路ＩＣのなかに配
置され得る。最大の同調電圧（ＵＤ０）または調整電圧
（ＵＤｉ）を達成し得るように多くの場所を必要とし、
また高い電力を消費する従来の技術において通常の演算
増幅器は、有利な集積回路ＩＣと結び付いて本質的に場
所を節減する出力トランジスタＱＥＸＴ０、ＱＥＸＴ１
により置換されている。同調および調整電流ＩＴＵＮ
０、ＩＴＵＮ１、ＩＴＵＮによる制御により高い精度が
低い電圧値（５Ｖ以下）において集積回路ＩＣのなかで
得られる。これは先ず第一に回路装置全体の電流側の制
御を可能にする種々の電流ミラー回路ＩＭＩＲＲ０、Ｉ
ＭＩＲＲ１、ＩＭＩＲＲ２および電流増倍回路ＩＭＵＬ
Ｔの使用により可能にされる。さらに高い精度の結果と
してフィルタ特性が改善される。なぜならば、調整がそ
れにより（受信可能な周波数のすべての範囲内で）一層
正確に行われ得るからである。さらに、ここに示される
解決策はこれまで通常の手動調整（高い労働費用！）よ
りも安価でもあり、従ってまた（単に文献から）知られ
ている、決して直列に実現されない演算増幅器によるデ
ィジタル‐電子式解決策よりも安価でもある。

【００３２】図６には、集積回路ＩＣの同調部分Ｉが図
４により構成されているときに同調電圧ＵＤ０およびｎ
個の調整電圧ＵＤ１…ｎの発生のために必要とされる外
部配線ＥＸＴの構成が示されている。

【００３３】ループフィルタＬＰＦは一方では集積回路
ＩＣの一方の出力端１と接続されており、また他方では
抵抗ＲＥＸＴ０を介して直流電位ＵＤＣと接続されてい
る。一方の出力トランジスタＱＥＸＴ０のコレクタも接
続されているループフィルタＬＰＦと一方の抵抗ＲＥＸ
Ｔ０との間の接続点に作動中に同調電圧ＵＤ０が生ず
る。一方の出力トランジスタＱＥＸＴ０のベースは集積
回路ＩＣの別の出力端２と接続されており、エミッタは
入力端３と接続されている。集積回路のこれらの端子１
ないし３はすべて同調部分Ｉに通じている。

【００３４】集積回路ＩＣのｎ個の調整部分ＩＩの各々
に対して外部配線ＥＸＴに別の出力トランジスタＱＥＸ
Ｔ１と、一方では直流電位ＵＤＣと接続されており、他
方では別の出力トランジスタＱＥＸＴ１のコレクタと接
続されている別の抵抗ＲＥＸＴ１が設けられている。こ
れはオープンコレクタ配置であり、それぞれの調整電圧
ＵＤｉはそれぞれの別の出力トランジスタＱＥＸＴ１と
それぞれの別の抵抗ＲＥＸＴ１との間の接続点に生ず
る。すべての別の出力トランジスタＱＥＸＴ１のベース
は互い、また一方の出力トランジスタＱＥＸＴ０のベー
スと接続されている。別の出力トランジスタＱＥＸＴ１
の各々のエミッタは、ｎ個の調整部分ＩＩのそれぞれ１
つに対応付けられている集積回路ＩＣのそれぞれの別の
出力端４と接続されている。

【００３５】有利な仕方ですべての出力トランジスタＱ
ＥＸＴ０、ＱＥＸＴ１およびすべての抵抗ＲＥＸＴ０、
ＲＥＸＴ１は等しい定格にされている。それによってす
べての別の出力トランジスタＱＥＸＴ１に、調整部分Ｉ
Ｉがディジタル‐アナログ変換器ＤＡを含んでいないと
き、もしくは個々の調整部分ＩＩのディジタル‐アナロ
グ変換器ＤＡが、その電流Ｉ０、Ｉ０バーがそれぞれの
回路節点Ｎ１において互いに相殺されるように駆動され
るときに、出力トランジスタＱＥＸＴ０における調整電
圧ＵＤ０に等しい値の調整電圧ＵＤｉが生ずるであろ
う。このことは電圧を介する代わりに電流を介しての全
体回路の有利な制御から生ずる。作動中に実際に生ずる
それぞれの調整電圧ＵＤｉと同調電圧ＵＤ０との間の相
違は、こうして専ら個々のディジタル‐アナログ変換器
ＤＡのそれぞれのディジタル駆動およびその結果として
の両電流Ｉ０、Ｉ０バーの間の相違に基づいている。

【００３６】図７には、同調電圧ＵＤ０の発生のため
に、第１の電流ミラー回路ＩＭＩＲＲ０およびそれに付
属の外部配線ＥＸＴの出力トランジスタＱＥＸＴ０を含
めて充電ポンプＣＨＰＭＰの別の有利な実施例が示され
ている。図７によれば、第１の電流ミラー回路ＩＭＩＲ
Ｒ０は２つのトランジスタＱ１、Ｑ２を含んでおり、そ
れらのベースは互いに接続されており、またそれらのエ
ミッタは互いに、また接地点ＧＮＤと接続されている。
第１の電流ミラー回路ＩＭＩＲＲ０の入力端として作用
する一方のトランジスタＱ１のコレクタは集積回路ＩＣ
の入力端３を介して外部配線ＥＸＴの一方の出力トラン
ジスタＱＥＸＴ０のエミッタと接続されている。一方の
トランジスタＱ１はこうして一方の出力トランジスタＱ
ＥＸＴ０と一緒にカスコードＣＳＫ（ティーツェ／シェ
ンク著、半導体回路技術、第９版、１９８９年、第４９
２頁参照）を形成する。

【００３７】他方のトランジスタＱ２のコレクタは第１
の電流ミラー回路ＩＭＩＲＲ０の出力端であり、図４に
よる実施例の場合のように電流増倍回路ＩＭＵＬＴと接
続されている。第１の電流ミラー回路ＩＭＩＲＲ０の他
方のトランジスタＱ２は充電ポンプＣＨＰＭＰの別のト
ランジスタＱ３と一緒に三重ダーリントントランジスタ
ユニット３ＤＡＲＬを形成する。第１の電流ミラー回路
ＩＭＩＲＲ０はこうして同時に充電ポンプＣＨＰＭＰ
の、従ってまた能動的積分器ＩＮＴの機能的構成部分で
ある。この配置の利点は、最小０．８Ｖの値を有する同
調電圧ＵＤ０が、従ってまた調整電圧ＵＤｉが可能であ
ることにある。このことは一方のトランジスタＱ１およ
び一方の出力トランジスタＱＥＸＴ０のカスコード回路
ＣＳＫにより可能である。図４による実施例では約１．
２Ｖの最小値しか達成可能でない。

【００３８】図５に関して既に説明したように、各ディ
ジタル‐アナログ変換器ＤＡは参照電流ＩＲＥＦを必要
とし、それから個々の変換器段を介して両電流Ｉ０およ
びＩ０バーが導き出される。これまでに示した実施例で
は、ディジタル‐アナログ変換器ＤＡの各々の参照電流
ＩＲＥＦが個別にそれぞれの調整部分ＩＩにおいて従来
の技術による回路（図示せず）により発生されることが
前提とされた。

【００３９】図８には、それにくらべて、参照電流ＩＲ
ＥＦの発生のための特に有利な実施例が示されている。
それによれば、参照電流ＩＲＥＦは各個のディジタル‐
アナログ変換器ＤＡに直流電位ＵＤＣからディジタル‐
アナログ変換器ＤＡに対応付けられている参照抵抗Ｒ‐
ＲＥＦを介して供給されている。これは外部配線ＥＸＴ
のなかに、またはそれぞれの調整部分ＩＩのなかに配置
され得る。しかし参照抵抗Ｒ‐ＲＥＦは中央ですべての
ディジタル‐アナログ変換器ＤＡに対して参照電流源と
しての役割をし得る。このことは図８に、参照抵抗Ｒ‐
ＲＥＦの範囲内に電流の分岐が示されていることによっ
て示されている。図８による配置は、すべての参照電流
ＩＲＥＦをディジタル‐アナログ変換器ＤＡが直流電位
ＵＤＣから導き出すという認識およびアイデアに基づい
ている。このことは、参照電流ＩＲＥＦが熱的影響に基
づいて直流電位ＵＤＣと同一の変化を受け、また出力ト
ランジスタＱＥＸＴ、ＱＥＸＴ１の抵抗ＲＥＸＴ０、Ｒ
ＥＸＴ１および出力トランジスタＱＥＸＴ０、ＱＥＸＴ
１自体により発生される同調および調整電流、すなわち
参照電流ＩＲＥＦが全体として熱的影響に無関係になる
という利点を有する。

【００４０】通常の同調電圧ＵＤ０は０Ｖと約３３Ｖと
の間の値を有する。付属の調整電圧ＵＤｉは一般にそれ
ぞれの同調電圧ＵＤ０から±３．５Ｖまで相違する値を
有する（むろんその際に最小可能な同調電圧を下方超過
することなく、また最大可能な同調電圧を上方超過する
ことなく（後者の値は一般に本発明では直流電位ＵＤＣ
に等しい））。しかし±３．５Ｖの限界値をたとえば±
５Ｖに変更し得ることは有利であり得る。これは、受信
装置内に使用されるフィルタ回路がそれぞれの調整電圧
ＵＤｉの直線的変化の際に直線的な周波数変化を生じな
い（周波数変化の相い異なる急峻度）ときに有利であり
得る。前記の限界値の切換によりその場合に周波数変化
が直線化され得る。

【００４１】従って本発明の有利な実施例ではディジタ
ル‐アナログ変換器ＤＡの参照電流ＩＲＥＦが第１の値
から第２の値へ切換可能である。切換はディジタルに
（受信装置内に現在いずれにせよ存在するマイクロコン
ピュータおよび（または）メモリの１ビットＢを介し
て）行われ得る。それはさらに中央ですべてのディジタ
ル‐アナログ変換器ＤＡに対して同調部分Ｉのなかで、
または非中央で各個の調整部分ＩＩのなかで行われ得
る。

【００４２】非中央の切換の際には値ＩＲＥＦ自体が切
換えられ、中央での切換の際にはｎ倍の値が切換えられ
る（前提とされているｎ個のディジタル‐アナログ変換
器ＤＡ、すなわちｎ個の同調部分ＩＩの際に、またすべ
てのディジタル‐アナログ変換器ＤＡの参照電流が等し
いという前提のもとに）。

【００４３】図９には参照電流ＩＲＥＦを切換えるため
の可能な実施例が示されている。その際に、参照電流Ｉ
ＲＥＦがその１倍の値と３／２倍の値との間を切換可能
であるべきことが前提とされている。図９によれば、最
大可能な同調電圧ＵＤ０に相当する直流電位ＵＤＣは参
照抵抗Ｒ‐ＲＥＦを介して別の電流増倍回路ＩＭＵＬＴ
１の入力端と接続されている。これはその入力端に２つ
の等しい互いに並列に接続されているトランジスタを有
し、それらのコレクタは入力端と接続されている。出力
側には一方では、入力側のトランジスタと等しい別の２
つの並列に接続されているトランジスタおよび単独のト
ランジスタが設けられている。別の２つの並列に接続さ
れているトランジスタのコレクタおよび単独のトランジ
スタのコレクタは、スイッチＳＷとして示されているス
イッチング手段を介して（たとえば阻止可能なトランジ
スタを介して）前記のビットＢの制御のもとに互いに接
続可能である。入力側に特定の値の電流、たとえばＩＲ
ＥＦが流れるという前提のもとに、スイッチＳＷが開か
れている一方の場合には、出力側にも値ＩＲＥＦの参照
電流ＩＲＥＦ^*が流れる。

【００４４】スイッチＳＷが閉じられている他方の場合
には、加えてＩＲＥＦ／２の値の電流が単独のトランジ
スタのコレクタを介して流れる。それによって出力側に
は全体として３／２ＩＲＥＦの値の参照電流ＩＲＥＦ^*
が流れる。こうして調整電圧ＵＤｉに対する限界値がデ
ィジタル‐アナログ変換器ＤＡを介してたとえばＵＤｉ
＝ＵＤ０±３．５ＶからＵＤｉ＝ＵＤ０±５Ｖへ切換え
られ得る。

【００４５】図１０には電流増倍回路ＩＭＵＬＴの有利
な実施例が示されている。その際に入力側にダーリント
ン配置ＤＡＲＬ１のトランジスタが設けられている。

【００４６】図１１には第２の電流ミラー回路ＩＭＩＲ
Ｒ１の有利な実施例が示されている。ここでは入力側に
同じくダーリントン配置ＤＡＲＬ２のトランジスタが設
けられている。

【図面の簡単な説明】

【図１】チューナを含むモジュールを有する本発明によ
る装置。

【図２】本発明にとって重要な部分を有するチューナ。

【図３】チューナのＰＬＬ回路の一部分の概要。

【図４】同調部分Ｉおよびそれと電気的に共同作用する
外部配線ＥＸＴの部分の第１の有利な実施例。

【図５】調整部分Ｉおよびそれに対応付けられている外
部配線ＥＸＴの部分の有利な実施例。

【図６】同調電圧およびｎ個の調整電圧の発生のために
必要とされる外部配線ＥＸＴの有利な実施例。

【図７】充電ポンプの別の有利な実施例。

【図８】参照電流の発生のための特に有利な実施例。

【図９】参照電流の切換のための回路装置。

【図１０】電流増倍回路の有利な実施例。

【図１１】第２の電流ミラー回路の有利な実施例。

【符号の説明】

Ｉ 同調部分 ＩＩ 調整部分 ＣＨＰＭＰ 充電ポンプ ＤＡ ディジタル‐アナログ変換器 ＥＸＴ 外部配線 ＩＣ 集積回路 ＩＭＩＲＲ 電流ミラー回路 ＩＮＴ 積分器 ＬＰＦ ループフィルタ ＰＬＬ ＰＬＬ回路 ＴＮ チューナ ＶＣＯ 電圧制御発振器

Claims (13)

【特許請求の範囲】
1. 【請求項１】 高周波信号に対する受信装置であって、 ・同調電圧（ＵＤＯ）により制御されかつ発振器周波数
   を発生するための発振器（ＶＣＯ）ならびに集積回路
   （ＩＣ）および集積回路（ＩＣ）の外部配線（ＥＸＴ）
   を含むＰＬＬ回路（ＰＬＬ）と、 ・調整電圧（ＵＤｉ，ｉ＝１…ｎ）によりフィルタ特性
   を設定可能であるフィルタ回路（ＦＩ）とを含む受信装
   置において、 ａ）集積回路（ＩＣ）が同調部分（Ｉ）およびｎ個の調
   整部分（ＩＩ）を含み、 ｂ）同調部分（Ｉ）が、 ・補助電圧（Ｕｘ）を発生するための充電ポンプ（ＣＨ
   ＰＭＰ）と、 ・第１の同調電流（ＩＴＵＮ０）の鏡像電流を形成する
   ための第１の電流ミラー回路（ＩＭＩＲＲ０）と、 ・ｎ個の第２の同調電流（ＩＴＵＮ１）を発生するため
   のｎ個の出力端（ＯＵＴ_II）を有する電流増倍回路（Ｉ
   ＭＵＬＴ）とを含み、 ｃ）各調整部分（ＩＩ）が、 ・相補性の信号出力端（ＩＯ、ＩＯバー）を有するディ
   ジタル‐アナログ変換器（ＤＡ）と、 ・第２の電流ミラー回路（ＩＭＩＲＲ１）および第３の
   電流ミラー回路（ＩＭＩＲＲ２）と、 ・ディジタル‐アナログ変換器（ＤＡ）の一方の電流出
   力端（ＩＯ）が回路節点（Ｎ１）の形成のもとに第３の
   電流ミラー回路（ＩＭＩＲＲ２）の出力端および電流増
   倍回路（ＩＭＵＬＴ）のｎ個の出力端（ＯＵＴ_II）の相
   応するものに接続されており、 ・ディジタル‐アナログ変換器（ＤＡ）の他方の電流出
   力端（ＩＯバー）が第２の電流ミラー回路（ＩＭＩＲＲ
   １）を介して前記回路節点（Ｎ１）と接続されており、 ｄ）外部配線（ＥＸＴ）が、 ・ループフィルタ（ＬＰＦ）と、 ・コレクタに作動中に同調電圧（ＵＤＯ）を生ずる第１
   の出力トランジスタ（ＱＥＸＴ０）と、 ・コレクタに作動中に調整電圧（ＵＤｉ）を生ずるｎ個
   の別の出力トランジスタ（ＱＥＸＴ１）と、 ・出力トランジスタ（ＱＥＸＴ０、ＱＥＸＴ１）がコレ
   クタ側で抵抗（ＲＥＸＴ０、ＲＥＸＴ１）を介して直流
   電位（ＵＤＣ）と接続されており、 ・出力トランジスタ（ＱＥＸＴ０、ＱＥＸＴ１）のベー
   スが互いに接続されており、 ・第１の出力トランジスタ（ＱＥＸＴ０）のエミッタが
   第１の電流ミラー回路（ＩＭＩＰＲ０）と接続されてお
   り、 ・前記別の出力トランジスタ（ＱＥＸＴ１）のエミッタ
   が調整部分（ＩＩ）の第３の電流ミラー回路（ＩＭＩＲ
   Ｒ２）のそれぞれのものの出力端と接続されており、 ｅ）第１の出力トランジスタ（ＱＥＸＴ０）およびルー
   プフィルタ（ＬＰＦ）が集積回路（ＩＣ）の同調部分
   （Ｉ）の充電ポンプ（ＣＨＰＭＰ）と一緒に能動的積分
   器（ＩＮＴ）を形成していることを特徴とする高周波信
   号に対する受信装置。
2. 【請求項２】 充電ポンプ（ＣＨＰＭＰ）のトランジス
   タ（Ｑ３）が第１の出力トランジスタ（ＱＥＸＴ０）と
   一緒に三重ダーリントントランジスタユニット（３ＤＡ
   ＲＬ）を形成しており、その際に第１の出力トランジス
   タ（ＱＥＸＴ０）がそのベースに補助電圧（Ｕｘ）を与
   えられており、またその際にそのエミッタが第１の電流
   ミラー回路（ＩＭＩＰＲ０）と入力側で接続されている
   ことを特徴とする請求項１記載の受信装置。
3. 【請求項３】 第１の電流ミラー回路（ＩＭＩＰＲ０）
   が入力側に、そのコレクタでそのベースと接続されてい
   るトランジスタを有することを特徴とする請求項２記載
   の受信装置。
4. 【請求項４】 第１の電流ミラー回路（ＩＭＩＰＲ０）
   が、それらのベースを互いに接続されており、またそれ
   らのエミッタを互いに接続されている２つのトランジス
   タ（Ｑ１、Ｑ２）を含んでおり、その際に一方のトラン
   ジスタ（Ｑ１）は第１の出力トランジスタ（ＱＥＸＴ
   ０）と一緒に同時にカスコード（ＣＳＫ）を形成してお
   り、その際に他方のトランジスタ（Ｑ２）は充電ポンプ
   （ＣＨＰＭＰ）の別のトランジスタ（Ｑ３）と一緒に三
   重ダーリントントランジスタユニット（３ＤＡＲＬ）を
   形成しており、またその際に第１の電流ミラー回路（Ｉ
   ＭＩＰＲ０）が充電ポンプ（ＣＨＰＭＰ）の機能的構成
   部分であることを特徴とする請求項１記載の受信装置。
5. 【請求項５】 ディジタル‐アナログ変換器（ＤＡ）に
   ディジタル‐アナログ変換のために必要な参照電流（Ｉ
   ＲＥＦ）が参照抵抗（Ｒ‐ＲＥＦ）を介して供給されて
   いることを特徴とする請求項１ないし４の１つに記載の
   受信装置。
6. 【請求項６】 すべての調整部分（ＩＩ）の参照電流
   （ＩＲＥＦ）が外部配線（ＥＸＴ）の同一の参照抵抗
   （Ｒ‐ＲＥＦ）を介して供給されていることを特徴とす
   る請求項５記載の受信装置。
7. 【請求項７】 ディジタル‐アナログ変換のために必要
   な参照電流（ＩＲＥＦ）が直流電位（ＵＤＣ）から導き
   出されていることを特徴とする請求項１ないし６の１つ
   に記載の受信装置。
8. 【請求項８】 ディジタル‐アナログ変換器（ＤＡ）に
   ディジタル‐アナログ変換のために必要な参照電流（Ｉ
   ＲＥＦ）が選択的に少なくとも２つの異なった値の１つ
   により供給可能であることを特徴とする請求項１ないし
   ７の１つに記載の受信装置。
9. 【請求項９】 参照電流（ＩＲＥＦ）の異なった値の供
   給が切換可能な別の電流増倍器（ＩＭＵＬＴ１）により
   行われることを特徴とする請求項８記載の受信装置。
10. 【請求項１０】 前記別の出力トランジスタ（ＱＥＸＴ
    １）と接続されている抵抗（ＲＥＸＴ１）がすべて同一
    の値を有することを特徴とする請求項１ないし９の１つ
    に記載の受信装置。
11. 【請求項１１】 第１の出力トランジスタ（ＱＥＸＴ
    ０）と接続されている抵抗（ＲＥＸＴ０）が前記別の出
    力トランジスタ（ＱＥＸＴ１）の抵抗（ＲＥＸＴ１）と
    同一の値を有することを特徴とする請求項１０記載の受
    信装置。
12. 【請求項１２】 同調部分（Ｉ）の電流増倍回路（ＩＭ
    ＵＬＴ）が入力側にダーリントン配置（ＤＡＲＬ１）の
    トランジスタを有することを特徴とする請求項１ないし
    １１の１つに記載の受信装置。
13. 【請求項１３】 調整部分（ＩＩ）の第２の電流ミラー
    回路（ＩＭＩＲＲ１）が入力側にダーリントン配置（Ｄ
    ＡＲＬ２）のトランジスタを有することを特徴とする請
    求項１ないし１２の１つに記載の受信装置。