JPH0141229Y2

JPH0141229Y2 -

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Publication number: JPH0141229Y2
Application number: JP10385682U
Authority: JP
Priority date: 1982-07-08
Filing date: 1982-07-08
Publication date: 1989-12-06
Also published as: JPS599633U

Description

【考案の詳細な説明】 (イ) 技術分野本考案は、電圧シンセサイザシステム及び周波
数シンセサイザシステムにおいて、局部発振器の
発振周波数を制御する直流電圧を作成する為のロ
ーパスフイルタに関するもので、特に前記ローパ
スフイルタをIC（集積回路）化した場合、１つの
ICでその外付回路を変更するだけで２つのシス
テムに最適な対応が計れるローパスフイルタに関
する。 (ロ) 従来技術電圧シンセサイザシステムでは周知の通り、予
め希望チヤンネルに対応するデータをCPU（マイ
クロコンピユータ）内のメモリに記憶させてお
き、選局信号に基づいて前記データを読み出し
て、該データに基づき基準信号のPWM（パルス
幅変調）を行ない、PWMを行なつた信号をロー
パスフイルタで直流電圧に変換しチユーナ内の局
部発振器に印加している。そうすることによつ
て、希望チヤンネルの選択に応じて前記局部発振
器の発振周波数が変化し、希望チヤンネルのIF
（中間周波）信号を混合回路から得ることが出来
る。ここで、前記ローパスフイルタとしては、
PWM信号の基準信号成分を十分に抑圧させる必
要がある為、複数次で時定数の大きいものを配置
させる必要がある。又、周波数シンセサイザシステムでは、チユー
ナ内の局部発振器の発振出力をＰ・Ｄ（プログラ
マブルデイバイダ）で分周し、その分周出力と基
準信号との位相比較を位相比較器で行ない、その
誤差出力をローパスフイルタで直流電圧に変換
し、該直流電圧に応じて前記局部発振器の発振を
制御している。その為、選局信号に基づいて前記
Ｐ・Ｄの分周比を変化させればそれに応じて前記
局部発振器の発振周波数が変化し、希望チヤンネ
ルのIF信号を混合回路から得ることが出来る。
周波数シンセサイザシステムは、PLL回路の構
成となつているので、前記ローパスフイルタとし
ては１次で時定数の小さいものを配置させる必要
がある。即ち、PLL型式の回路ではロツクアツ
プタイムを短縮させる為にループゲインを上げる
必要があり、ローパスフイルタの時定数は低く設
定される。又、PLL型式であると信号の帰還が
行なわれるので、複数次のフイルタであると位相
まわりによつて発振の恐れがある為、１次のフイ
ルタが用いられる。又、前記位相比較器の出力回
路は一般にチヤージポンプ型で構成されており、
充放電コンデンサの自然放電を防止する為、ロー
パスフイルタをアクテイブフイルタ型式で使用す
る場合、その入力インピーダンスを非常に大きく
することが望まれる。この様に２つのシステムにおけるローパスフイ
ルタは、互いに必要とされる特性が大きく異なつ
ており、一般にはそれぞれデイスクリート素子で
構成されていた。 (ハ) 従来技術の問題点しかしながら、前述の如き特性が必要となるロ
ーパスフイルタをデイスクリート素子で構成する
ことは機器の小型化のさまたげとなる。その為、
IC化を行なつて小型化することが望まれるが、
上述の如く２つのシステムでは必要とされるフイ
ルタ特性が大きく異なる為、たとえIC化しても、
それぞれ専用のICを作成しなければならず両方
に使えるICを作成することが出来なかつた。 (ニ) 本考案の目的本考案は、上述の点に鑑み成されたもので、電
圧シンセサイザシステム及び周波数シンセサイザ
システム両方に、外付回路の変更だけで供するこ
との出来るIC化ローパスフイルタを提供するこ
とを目的とする。 (ホ) 本考案の実施例第１図は、本考案のローパスフイルタを電圧シ
ンセサイザシステムに用いた場合の一実施例を示
す回路図で、１は基準発振器、PWM発生器、メ
モリ、選択回路等を内蔵し、希望チヤンネルに対
応するデータに基づいて基準信号のPWMを行な
うCPU、２は点線で示すICに内蔵され、入力さ
れるPWM信号を反転増幅する反転増幅回路、１
２は抵抗３乃至７及びコンデンサ８乃至１１から
成り、前記反転増幅回路２の出力信号を平滑する
第１の回路網、１３はインピーダンス変換回路と
して動作するボルテージフオロア増幅器、１４は
前記ボルテージフオロア増幅器１３の出力信号を
更に平滑する第２の回路網、及び１５は局部発振
器、混合回路、AFT回路等を内蔵し、前記第２
の回路網１４の出力信号に応じて前記局部発振器
の発振が制御され、前記混合回路から希望するチ
ヤンネルのIF信号が得られると共に前記AFT回
路の出力信号を前記CPU１に同調信号として印
加するチユーナである。第１図において、選局動作に応じてCPU１か
ら発生するPWMされた信号は、反転増幅回路２
で反転増幅され、４次のフイルタである第１の回
路網１２で平滑される。チユーナ１５に印加する
制御電圧は、０〜30〔Ｖ〕程度必要であるのに対
しCPU１の出力信号は０〜５〔Ｖ〕程度である。
その為、前記反転増幅回路２で入力信号を十分に
増幅させた後、平滑するようにしている。又、
CPU１から発生する信号に含まれている基準信
号成分は、完全に除去しなければならず、第１の
回路網１２で平滑することによつて、その除去が
可能となる。第１の回路網１２の出力直流電圧は、ボルテー
ジフオロア増幅器１３でインピーダンス変換され
た後、第２の回路網１４で更に平滑されチユーナ
１５内の局部発振器（図示せず）に印加され、そ
の発振を制御する。ここで、前記ボルテージフオ
ロア増幅器１３は、チユーナ１５から見た第１の
回路網１２の出力インピーダンスを低下させる
為、即ちチユーナ１５から第１の回路網１２への
影響を無くす為に設けられている。チユーナ１５
内の局部発振器の発振出力信号が変化すると、そ
れに応じた局のIF信号が混合回路から発生する。
前記IF信号の一部は、チユーナ１５内のAFT回
路でAFT検波され、その検波出力がCPU１に印
加される。前記CPU１は、可能に応じてチユー
ナ１５が最適受信状態であるか否かを判別し、前
記チユーナ１５が最適受信状態となるような
PWMを行なう。そうすることに依つて、希望局
を最適な状態で受信することが出来る。第２図は、本考案のローパスフイルタを周波数
シンセサイザシステムに用いた場合の一実施例を
示すもので、点線で示すICに内蔵される反転増
幅回路２及びボルテージフオロア増幅器１３は、
第１図のそれと同一のものであり、ボルテージフ
オロア増幅器１３の出力信号を直接反転増幅回路
２の入力端に印加する為にICの外付ピン３０及
び３１をIC外部で短絡させている。又、第２図
において、１６は基準発振器、分周器、プログラ
マブルデイバイダ、位相比較器、選択回路等から
成り、希望チヤンネルに応じて前記プログラマブ
ルデイバイダの分周比を変え前記位相比較器から
希望チヤンネルに応じた比較出力を発生する
PLLシステム、２０は抵抗１７，１８及びコン
デンサ１９より成りチヤージポンプで構成される
前記位相比較器の比較出力を平滑する第１の回路
網、２５は抵抗２１，２２及びコンデンサ２３，
２４より成り前記反転増幅器２の出力信号を更に
平滑する第２の回路網、２９はコンデンサC₄C₅
及び抵抗R₅から成る帰還回路、及び２６は第１
図のチユーナ１５と同様の構成であるチユーナで
ある。第２図において、選局動作に応じてPLLシス
テムから発生する出力信号は、第１の回路網２０
で平滑されボルテージフオロア増幅器１３及び反
転増幅器２を介して第２の回路網２５で更に平滑
された後、チユーナ２６内の局部発振器（図示せ
ず）に印加される。前記反転増幅器２の出力信号
は、同時に帰還回路２９を介してボルテージフオ
ロア増幅器１３の入力端子に負帰還される。その
為、ボルテージフオロア増幅器１３、反転増幅器
２及び帰還回路２９は、全体として１次のアクテ
イブローパスフイルタとなり、第１の回路網２０
から見た、その入力インピーダンスは非常に高く
なる。その為、第２図の回路においては入力イン
ピーダンスが非常に高く、１次で時定数の小さい
ローパスフイルタを供することが出来る。チユー
ナ２６内の局部発振器の発振出力信号は、第１図
のチユーナ１５の場合と同様に混合回路に印加さ
れる。又、前記局部発振器の発振出力信号は、同
時にPLLシステム１６内の前記プログラマブル
デイバイダに印加される。その為、前記プログラ
マブルデイバイダの分周比を変えることによつ
て、PLLシステム１６の出力信号が変化し、そ
れに応じて前記局部発振器の発振周波数が変化す
るので希望局のIF信号が得られる。従つて、本考案に依れば、ボルテージフオロア
増幅器１３及び反転増幅器２を内蔵する単一の
ICを用いて、その外付回路を変更するだけで２
つのシステムに用いることの出来るローパスフイ
ルタを提供出来る。ところで、第２図の周波数シンセサイザシステ
ムの場合、ボルテージフオロア増幅器１３の入力
インピーダンスを高くしなければならず、又電圧
シンセサイザシステムの場合、前記増幅器１３の
入力を零〔Ｖ〕から制御可能にする必要がある。
これを単一電源を用いる１つの演算増幅器で実現
するには、該演算増幅回路の入力回路をダーリン
トン接続型にすれば良い。すうすれば、入力イン
ピーダンスを更に高く出来ると共に零入力が可能
となる。又、第２図の反転増幅回路２として第３図に示
す如き１石のトランジスタ２９を設け、ボルテー
ジフオロア型増幅器１３の入力端子に大なるパル
スＰが加わつたとすると、前記パルスＰに応じて
トランジスタ２９が飽和してしまい、前記増幅器
１３の出力電流I₀が過大な値となつてしまう。そ
の結果、第２図の帰還回路２９に過大な電流が流
れフイルタ機能をはたさなくなる。これを防止す
る為に第４図の様に第１のトランジスタ３０をエ
ミツタフオロアとし、エミツタ抵抗３１，３２の
接続点に発生する信号を第２のトランジスタ３３
のベースに印加し、そのコレクタより出力を取る
構成にすれば、その入力インピーダンスが高くな
り前記増幅器１３の出力電流I₀の値が制限される
ので、安定なフイルタ動作を行なわせることが出
来る。 (ヘ) 本考案の効果以上述べた如く、本考案に依ればボルテージフ
オロア増幅器及び反転増幅器を単一のICに内蔵
し、その外付回路を変更するだけで、電圧シンセ
サイザシステム及びPLLシンセサイザシステム
の両方の平滑回路として用いることの出来るロー
パスフイルタを提供することが出来る。

【図面の簡単な説明】

第１図は本考案のローパスフイルタを電圧シン
セサイザシステムに利用した一実施例、第２図は
本考案のローパスフイルタを周波数シンセサイザ
システムに利用した他の実施例、第３図及び第４
図は本考案のローパスフイルタの説明回路図を示
す。主な図番の説明、１……CPU、２……反転増
幅器、１３……ボルテージフオロア型演算増幅
器、１５，２６……チユーナ。

Claims

【実用新案登録請求の範囲】

選局の為の電圧シンセサイザシステム及び周波
数シンセサイザシステムに共に用いることの出来
るローパスフイルタであつて、ICに内蔵される
ボルテージフオロア型演算増幅器及び反転増幅器
と、前記ボルテージフオロア型演算増幅器の入力
端に接続された前記ICの第１外付ピンと、前記
ボルテージフオロア型演算増幅器の出力端に接続
された前記ICの第２外付ピンと、前記反転増幅
器の入力端に接続された前記ICの第３外付ピン
と、前記反転増幅器の出力端に接続された前記
ICの第４外付ピンとを備え、電圧シンセサイザ
システムに用いる場合には、前記第１外付ピンと
前記第４外付ピンとの間に第１時定数回路を設
け、前記第３外付ピンにPWMされた信号を入力
し、前記第２外付ピンから平滑された直流電圧を
得るようにし、又周波数シンセサイザシステムに
用いる場合には、前記第１外付ピンと前記第４外
付ピンとの間に第２時定数回路を設けると共に前
記第２及び第３外付ピンをIC外部で短絡させ、
前記第１外付ピンにPLL回路からの位相検波信
号を印加し、前記第４外付ピンから平滑された直
流電圧を得るようにしたことを特徴とするローパ
スフイルタ。