JPH05218447A - 薄膜メモリ装置 - Google Patents
薄膜メモリ装置Info
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- JPH05218447A JPH05218447A JP4016310A JP1631092A JPH05218447A JP H05218447 A JPH05218447 A JP H05218447A JP 4016310 A JP4016310 A JP 4016310A JP 1631092 A JP1631092 A JP 1631092A JP H05218447 A JPH05218447 A JP H05218447A
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- transistor
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- 239000010409 thin film Substances 0.000 title claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 101150075071 TRS1 gene Proteins 0.000 description 18
- 239000010408 film Substances 0.000 description 12
- 101000766249 Homo sapiens tRNA (guanine(10)-N2)-methyltransferase homolog Proteins 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 102100026307 tRNA (guanine(10)-N2)-methyltransferase homolog Human genes 0.000 description 5
- 108010086600 N(2),N(2)-dimethylguanosine-26-methyltransferase Proteins 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 102100034541 tRNA (guanine(26)-N(2))-dimethyltransferase Human genes 0.000 description 4
- 101001108656 Homo sapiens RNA cytosine C(5)-methyltransferase NSUN2 Proteins 0.000 description 3
- 102100021555 RNA cytosine C(5)-methyltransferase NSUN2 Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101150069799 trm14 gene Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明は、読みだし電流値が大きくとれること
により、読みだし動作速度を向上し得る薄膜メモリ装置
を提供することを目的とする。 【構成】本発明は、電源Ｖｄｄに接続したデプリーショ
ン型の第１の選択トランジスタＴＲＳ１１と、接地ＧＮ
Ｄしたエンハンスメント型の第２の選択トランジスタＴ
ＲＳ１２と、この第２の選択トランジスタＴＲＳ１２と
前記第１の選択トランジスタＴＲＳ１１との間に接続し
たメモリトランジスタＴＲＭ１１〜ＴＲＭ１４とより構
成する。
により、読みだし動作速度を向上し得る薄膜メモリ装置
を提供することを目的とする。 【構成】本発明は、電源Ｖｄｄに接続したデプリーショ
ン型の第１の選択トランジスタＴＲＳ１１と、接地ＧＮ
Ｄしたエンハンスメント型の第２の選択トランジスタＴ
ＲＳ１２と、この第２の選択トランジスタＴＲＳ１２と
前記第１の選択トランジスタＴＲＳ１１との間に接続し
たメモリトランジスタＴＲＭ１１〜ＴＲＭ１４とより構
成する。
Description
【０００１】
【産業上の利用分野】本発明は例えば電気的に書き込み
消去可能な不揮発性メモリ等に用いることができる読み
だし電流値が大きくとれることで動作が高速になる薄膜
メモリ装置に関するものである。
消去可能な不揮発性メモリ等に用いることができる読み
だし電流値が大きくとれることで動作が高速になる薄膜
メモリ装置に関するものである。
【０００２】
【従来の技術】従来のＮＡＮＤ型ＥＥＰＲＯＭは、高価
な単結晶Ｓｉ基板を用いなければならなかった。
な単結晶Ｓｉ基板を用いなければならなかった。
【０００３】一方、基板電極を持たずに構成される薄膜
トランジスタで同様のＮＡＮＤ型ＥＥＰＲＯＭを構成す
ることが検討されている。即ち、図３に示すように、絶
縁基板上にはソース、ドレインとなるｎ+ ポリシリコン
１及びチャネルポリシリコン２が形成され、このチャネ
ルポリシリコン２に対応した位置にはゲート絶縁膜を介
在してゲート電極Ｇが形成される。図３では、第１の選
択トランジスタＴＲＳ１と第２の選択トランジスタＴＲ
Ｓ２との間にメモリトランジスタＴＲＭ１〜ＴＲＭ４が
直列に形成され、第１の選択トランジスタＴＲＳ１のド
レインとなるｎ+ ポリシリコン１はビットラインを介し
て電源Ｖｄｄに接続され、第２の選択トランジスタＴＲ
Ｓ２のソースとなるｎ+ ポリシリコン１は接地（ＧＮ
Ｄ）される。
トランジスタで同様のＮＡＮＤ型ＥＥＰＲＯＭを構成す
ることが検討されている。即ち、図３に示すように、絶
縁基板上にはソース、ドレインとなるｎ+ ポリシリコン
１及びチャネルポリシリコン２が形成され、このチャネ
ルポリシリコン２に対応した位置にはゲート絶縁膜を介
在してゲート電極Ｇが形成される。図３では、第１の選
択トランジスタＴＲＳ１と第２の選択トランジスタＴＲ
Ｓ２との間にメモリトランジスタＴＲＭ１〜ＴＲＭ４が
直列に形成され、第１の選択トランジスタＴＲＳ１のド
レインとなるｎ+ ポリシリコン１はビットラインを介し
て電源Ｖｄｄに接続され、第２の選択トランジスタＴＲ
Ｓ２のソースとなるｎ+ ポリシリコン１は接地（ＧＮ
Ｄ）される。
【０００４】即ち、第１の選択トランジスタＴＲＳ１と
第２の選択トランジスタＴＲＳ２に挟まれたメモリトラ
ンジスタＴＲＭ１〜ＴＲＭ４が電流を流す状態である時
は十分デプリーション（Ｄｅｐｌｅｔｉｏｎ）であるよ
うに設計しておけば、第１の選択トランジスタＴＲＳ１
と第２の選択トランジスタＴＲＳ２の２素子間のみにつ
いて考えればよいから、簡単のため図４（ａ）に示すよ
うに、メモリトランジスタＴＲＭ１〜ＴＲＭ４を除いた
第１の選択トランジスタＴＲＳ１と第２の選択トランジ
スタＴＲＳ２の場合を例に取って説明する。ここで、ゲ
ート電位をＶｉとし、接続部電位をＶｏとすると、第１
の選択トランジスタＴＲＳ１の動作は電源電位Ｖｄｄ、
ゲート電位Ｖｉ及び接続部電位Ｖｏの関係から決定さ
れ、通常のソース接地（ＧＮＤ）のトランジスタ特性を
対応させるなら、ドレイン−ソース間電圧をＶｄｓと
し、ゲート−ソース間電圧をＶｇｓとして、Ｖｄｓ＝Ｖ
ｄｄ−Ｖｏ、Ｖｇｓ＝Ｖｉ−Ｖｏとなる。メモリの読み
だし時はゲート電位ＶｉはＶｉ＝Ｖｄｄであるため、図
４（ｂ）に示すように第１の選択トランジスタＴＲＳ１
の動作領域はドレイン−ソース間電圧Ｖｄｓ＝Ｖｄｄ−
Ｖｏ、ゲート−ソース間電圧Ｖｇｓ＝Ｖｄｄ−Ｖｏとな
り、Ｖｇｓ＝Ｖｄｓのトランジスタ特性に等しくなる。
一方、第２の選択トランジスタＴＲＳ２では同様の取扱
いで、図４（ｃ）に示すように、ドレイン−ソース間電
圧Ｖｄｓ＝Ｖｏ、ゲート−ソース間電圧Ｖｇｓ＝Ｖｄ
ｄ、ソース電圧Ｖｓ＝０（ＧＮＤ）のときの動作であ
り、これは常にＶｏ≦Ｖｄｄとなる。しかして、第１の
選択トランジスタＴＲＳ１及び第２の選択トランジスタ
ＴＲＳ２がそれぞれｎチャネルのエンハンスメント（Ｅ
ｎｈａｎｃｅｍｅｎｔ）型に作られているとすると、メ
モリの読みだし時（ゲート電位Ｖｉ＝Ｖｄｄ）、第１の
選択トランジスタＴＲＳ１は飽和領域動作となり、第２
の選択トランジスタＴＲＳ２は線形領域動作となる。
第２の選択トランジスタＴＲＳ２に挟まれたメモリトラ
ンジスタＴＲＭ１〜ＴＲＭ４が電流を流す状態である時
は十分デプリーション（Ｄｅｐｌｅｔｉｏｎ）であるよ
うに設計しておけば、第１の選択トランジスタＴＲＳ１
と第２の選択トランジスタＴＲＳ２の２素子間のみにつ
いて考えればよいから、簡単のため図４（ａ）に示すよ
うに、メモリトランジスタＴＲＭ１〜ＴＲＭ４を除いた
第１の選択トランジスタＴＲＳ１と第２の選択トランジ
スタＴＲＳ２の場合を例に取って説明する。ここで、ゲ
ート電位をＶｉとし、接続部電位をＶｏとすると、第１
の選択トランジスタＴＲＳ１の動作は電源電位Ｖｄｄ、
ゲート電位Ｖｉ及び接続部電位Ｖｏの関係から決定さ
れ、通常のソース接地（ＧＮＤ）のトランジスタ特性を
対応させるなら、ドレイン−ソース間電圧をＶｄｓと
し、ゲート−ソース間電圧をＶｇｓとして、Ｖｄｓ＝Ｖ
ｄｄ−Ｖｏ、Ｖｇｓ＝Ｖｉ−Ｖｏとなる。メモリの読み
だし時はゲート電位ＶｉはＶｉ＝Ｖｄｄであるため、図
４（ｂ）に示すように第１の選択トランジスタＴＲＳ１
の動作領域はドレイン−ソース間電圧Ｖｄｓ＝Ｖｄｄ−
Ｖｏ、ゲート−ソース間電圧Ｖｇｓ＝Ｖｄｄ−Ｖｏとな
り、Ｖｇｓ＝Ｖｄｓのトランジスタ特性に等しくなる。
一方、第２の選択トランジスタＴＲＳ２では同様の取扱
いで、図４（ｃ）に示すように、ドレイン−ソース間電
圧Ｖｄｓ＝Ｖｏ、ゲート−ソース間電圧Ｖｇｓ＝Ｖｄ
ｄ、ソース電圧Ｖｓ＝０（ＧＮＤ）のときの動作であ
り、これは常にＶｏ≦Ｖｄｄとなる。しかして、第１の
選択トランジスタＴＲＳ１及び第２の選択トランジスタ
ＴＲＳ２がそれぞれｎチャネルのエンハンスメント（Ｅ
ｎｈａｎｃｅｍｅｎｔ）型に作られているとすると、メ
モリの読みだし時（ゲート電位Ｖｉ＝Ｖｄｄ）、第１の
選択トランジスタＴＲＳ１は飽和領域動作となり、第２
の選択トランジスタＴＲＳ２は線形領域動作となる。
【０００５】
【発明が解決しようとする課題】以上のように、薄膜ト
ランジスタで直列にトランジスタを並べると、基板電位
がないため、直列トランジスタ間の電位の上昇に伴い電
源側の第１の選択トランジスタＴＲＳ１の実効ゲート電
圧がバックゲートバイアス効果により減少し、読みだし
電流値であるドレイン電流が低減して、読みだし動作速
度が遅くなるという欠点があった。
ランジスタで直列にトランジスタを並べると、基板電位
がないため、直列トランジスタ間の電位の上昇に伴い電
源側の第１の選択トランジスタＴＲＳ１の実効ゲート電
圧がバックゲートバイアス効果により減少し、読みだし
電流値であるドレイン電流が低減して、読みだし動作速
度が遅くなるという欠点があった。
【０００６】本発明は上記の実情に鑑みてなされたもの
で、読みだし電流値が大きくとれることにより、読みだ
し動作速度を向上し得る薄膜メモリ装置を提供すること
を目的とする。
で、読みだし電流値が大きくとれることにより、読みだ
し動作速度を向上し得る薄膜メモリ装置を提供すること
を目的とする。
【０００７】
【課題を解決するための手段及び作用】本発明は上記課
題を解決するために、電源に接続されたデプリーション
型の第１の選択トランジスタと、接地されたエンハンス
メント型の第２の選択トランジスタと、この第２の選択
トランジスタと前記第１の選択トランジスタとの間に接
続されたメモリ素子とより構成し、電源側の第１の選択
トランジスタをデプリーション型に形成することによ
り、読みだし電流値であるドレイン電流が大きくとれ、
読みだし動作速度を向上することができるものである。
題を解決するために、電源に接続されたデプリーション
型の第１の選択トランジスタと、接地されたエンハンス
メント型の第２の選択トランジスタと、この第２の選択
トランジスタと前記第１の選択トランジスタとの間に接
続されたメモリ素子とより構成し、電源側の第１の選択
トランジスタをデプリーション型に形成することによ
り、読みだし電流値であるドレイン電流が大きくとれ、
読みだし動作速度を向上することができるものである。
【０００８】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【０００９】図１は本発明の一実施例を示し、薄膜トラ
ンジスタでＮＡＮＤ型ＥＥＰＲＯＭを構成する。即ち、
絶縁基板上にはソース、ドレインとなるｎ+ ポリシリコ
ン１１１〜１１７及びチャネルポリシリコン１２１〜１
２６が交互に形成され、このチャネルポリシリコン１２
２〜１２５にそれぞれ対応した上部位置にはトンネル酸
化膜および窒化シリコン膜からなるゲート絶縁膜１３２
〜１３５を介在してゲート電極Ｇ２〜Ｇ５が形成され
る。チャネルポリシリコン１２１および１２６上にはト
ンネル酸化膜のない窒化シリコン膜のみからなるゲート
絶縁膜１３１および１３６を介在してゲート電極Ｇ１お
よびＧ６が形成される。前記ｎ+ ポリシリコン１１１，
１１２，チャネルポリシリコン１２１及びゲート電極Ｇ
１によりデプリーション（Ｄｅｐｌｅｔｉｏｎ）型の第
１の選択トランジスタＴＲＳ１１が形成され、前記ｎ+
ポリシリコン１１６，１１７，チャネルポリシリコン１
２６及びゲート電極Ｇ６によりエンハンスメント（Ｅｎ
ｈａｎｃｅｍｅｎｔ）型の第２の選択トランジスタＴＲ
Ｓ１２が形成される。前記ｎ+ ポリシリコン１１２〜１
１６，チャネルポリシリコン１２２〜１２５及びゲート
電極Ｇ２〜Ｇ５によりメモリトランジスタＴＲＭ１１〜
ＴＲＭ１４が形成される。メモリトランジスタＴＲＭ１
１〜ＴＲＭ１４はゲート絶縁膜１３２〜１３５のトンネ
ル酸化膜と窒化シリコン膜との界面に電子を捕獲し、ト
ンネル効果により電子をチャネルポリシリコン１２２〜
１２５に放出するＭＮＯＳ型のＥＥＰＲＯＭを構成する
ものである。この場合、電荷捕獲作用のあるゲート絶縁
膜としては、シリコンリッチな窒化シリコン膜の単層を
用いることもできる。第１の選択トランジスタＴＲＳ１
１と第２の選択トランジスタＴＲＳ１２との間にメモリ
トランジスタＴＲＭ１１〜ＴＲＭ１４が直列に形成さ
れ、第１の選択トランジスタＴＲＳ１１のドレインとな
るｎ+ ポリシリコン１１１はビットラインを介して電源
Ｖｄｄに接続され、第２の選択トランジスタＴＲＳ１２
のソースとなるｎ+ ポリシリコン１１７は接地（ＧＮ
Ｄ）される。前記第１の選択トランジスタＴＲＳ１１と
第２の選択トランジスタＴＲＳ１２に挟まれたメモリト
ランジスタＴＲＭ１１〜ＴＲＭ１４が電流を流す状態で
ある時は十分デプリーションであるように設計しておけ
ば、第１の選択トランジスタＴＲＳ１１と第２の選択ト
ランジスタＴＲＳ１２の２素子間のみについて考えれば
よい。
ンジスタでＮＡＮＤ型ＥＥＰＲＯＭを構成する。即ち、
絶縁基板上にはソース、ドレインとなるｎ+ ポリシリコ
ン１１１〜１１７及びチャネルポリシリコン１２１〜１
２６が交互に形成され、このチャネルポリシリコン１２
２〜１２５にそれぞれ対応した上部位置にはトンネル酸
化膜および窒化シリコン膜からなるゲート絶縁膜１３２
〜１３５を介在してゲート電極Ｇ２〜Ｇ５が形成され
る。チャネルポリシリコン１２１および１２６上にはト
ンネル酸化膜のない窒化シリコン膜のみからなるゲート
絶縁膜１３１および１３６を介在してゲート電極Ｇ１お
よびＧ６が形成される。前記ｎ+ ポリシリコン１１１，
１１２，チャネルポリシリコン１２１及びゲート電極Ｇ
１によりデプリーション（Ｄｅｐｌｅｔｉｏｎ）型の第
１の選択トランジスタＴＲＳ１１が形成され、前記ｎ+
ポリシリコン１１６，１１７，チャネルポリシリコン１
２６及びゲート電極Ｇ６によりエンハンスメント（Ｅｎ
ｈａｎｃｅｍｅｎｔ）型の第２の選択トランジスタＴＲ
Ｓ１２が形成される。前記ｎ+ ポリシリコン１１２〜１
１６，チャネルポリシリコン１２２〜１２５及びゲート
電極Ｇ２〜Ｇ５によりメモリトランジスタＴＲＭ１１〜
ＴＲＭ１４が形成される。メモリトランジスタＴＲＭ１
１〜ＴＲＭ１４はゲート絶縁膜１３２〜１３５のトンネ
ル酸化膜と窒化シリコン膜との界面に電子を捕獲し、ト
ンネル効果により電子をチャネルポリシリコン１２２〜
１２５に放出するＭＮＯＳ型のＥＥＰＲＯＭを構成する
ものである。この場合、電荷捕獲作用のあるゲート絶縁
膜としては、シリコンリッチな窒化シリコン膜の単層を
用いることもできる。第１の選択トランジスタＴＲＳ１
１と第２の選択トランジスタＴＲＳ１２との間にメモリ
トランジスタＴＲＭ１１〜ＴＲＭ１４が直列に形成さ
れ、第１の選択トランジスタＴＲＳ１１のドレインとな
るｎ+ ポリシリコン１１１はビットラインを介して電源
Ｖｄｄに接続され、第２の選択トランジスタＴＲＳ１２
のソースとなるｎ+ ポリシリコン１１７は接地（ＧＮ
Ｄ）される。前記第１の選択トランジスタＴＲＳ１１と
第２の選択トランジスタＴＲＳ１２に挟まれたメモリト
ランジスタＴＲＭ１１〜ＴＲＭ１４が電流を流す状態で
ある時は十分デプリーションであるように設計しておけ
ば、第１の選択トランジスタＴＲＳ１１と第２の選択ト
ランジスタＴＲＳ１２の２素子間のみについて考えれば
よい。
【００１０】図２は第１の選択トランジスタＴＲＳ１１
と第２の選択トランジスタＴＲＳ１２を直列に接続した
接続部の動作点を求めた図で、横軸に接続部電位Ｖｏ、
縦軸にドレイン電流Ｉｄをとった特性図である。即ち、
曲線イはデプリーション型の第１の選択トランジスタＴ
ＲＳ１１（図１）の特性曲線、曲線ロはエンハンスメン
ト型の第１の選択トランジスタＴＲＳ１（図３）の特性
曲線、曲線ハはエンハンスメント型の第２の選択トラン
ジスタＴＲＳ１２（図１），ＴＲＳ２（図３）の特性曲
線である。特性曲線イ，ロは第１の選択トランジスタＴ
ＲＳ１１，ＴＲＳ１の動作条件Ｖｇｓ＝Ｖｄｓ＝Ｖｄｄ
−Ｖｏで測定したドレイン電流Ｉｄ値を用いた。図２で
は横軸に接続部電位Ｖｏをとったので、Ｖｏ＝０の時の
データはＶｇｓ＝Ｖｄｓ＝Ｖｄｄでのドレイン電流Ｉｄ
となる。特性曲線ロは図４（ｂ）におけるエンハンスメ
ント型電界効果型トランジスタであるからＶｏが大きく
なるとドレイン電流Ｉｄが急激に低減する。特性曲線イ
はデプリーション型を示すので、ＶｏがＶｄｄ付近にな
るまでドレイン電流Ｉｄが殆ど減少しないが、それを越
えると急激に低下する。特性曲線ハは第２の選択トラン
ジスタＴＲＳ１２，ＴＲＳ２の動作条件Ｖｇｓ＝Ｖｄ
ｄ，Ｖｄｓ＝Ｖｏで測定したドレイン電流Ｉｄ値を用い
た。これは線形領域の動作なので、Ｖｏの増加とともに
ドレイン電流Ｉｄが増大する。横軸Ｖｏのどの点をとっ
ても第１の選択トランジスタＴＲＳ１１，ＴＲＳ１と第
２の選択トランジスタＴＲＳ１２，ＴＲＳ２の直列接続
した両端の電位差がＶｄｄになる。第１の選択トランジ
スタＴＲＳ１１，ＴＲＳ１の特性曲線イ，ロと第２の選
択トランジスタＴＲＳ１２，ＴＲＳ２の特性曲線ハとの
交点は両方の流れる電流値が等しく、なおかつ両端の電
位差Ｖｄｄを満たす点という意味で動作点とする。図２
において、Ａ点はエンハンスメント型の第１の選択トラ
ンジスタＴＲＳ１とエンハンスメント型の第２の選択ト
ランジスタＴＲＳ２の接続部の動作点であり、Ｂ点はデ
プリーション型の第１の選択トランジスタＴＲＳ１１と
エンハンスメント型の第２の選択トランジスタＴＲＳ１
２の接続部の動作点である。第１の選択トランジスタＴ
ＲＳ１１をデプリーション型にすることにより、ドレイ
ン電流Ｉｄすなわち読みだし電流値が増加して、読みだ
し動作速度が向上する。
と第２の選択トランジスタＴＲＳ１２を直列に接続した
接続部の動作点を求めた図で、横軸に接続部電位Ｖｏ、
縦軸にドレイン電流Ｉｄをとった特性図である。即ち、
曲線イはデプリーション型の第１の選択トランジスタＴ
ＲＳ１１（図１）の特性曲線、曲線ロはエンハンスメン
ト型の第１の選択トランジスタＴＲＳ１（図３）の特性
曲線、曲線ハはエンハンスメント型の第２の選択トラン
ジスタＴＲＳ１２（図１），ＴＲＳ２（図３）の特性曲
線である。特性曲線イ，ロは第１の選択トランジスタＴ
ＲＳ１１，ＴＲＳ１の動作条件Ｖｇｓ＝Ｖｄｓ＝Ｖｄｄ
−Ｖｏで測定したドレイン電流Ｉｄ値を用いた。図２で
は横軸に接続部電位Ｖｏをとったので、Ｖｏ＝０の時の
データはＶｇｓ＝Ｖｄｓ＝Ｖｄｄでのドレイン電流Ｉｄ
となる。特性曲線ロは図４（ｂ）におけるエンハンスメ
ント型電界効果型トランジスタであるからＶｏが大きく
なるとドレイン電流Ｉｄが急激に低減する。特性曲線イ
はデプリーション型を示すので、ＶｏがＶｄｄ付近にな
るまでドレイン電流Ｉｄが殆ど減少しないが、それを越
えると急激に低下する。特性曲線ハは第２の選択トラン
ジスタＴＲＳ１２，ＴＲＳ２の動作条件Ｖｇｓ＝Ｖｄ
ｄ，Ｖｄｓ＝Ｖｏで測定したドレイン電流Ｉｄ値を用い
た。これは線形領域の動作なので、Ｖｏの増加とともに
ドレイン電流Ｉｄが増大する。横軸Ｖｏのどの点をとっ
ても第１の選択トランジスタＴＲＳ１１，ＴＲＳ１と第
２の選択トランジスタＴＲＳ１２，ＴＲＳ２の直列接続
した両端の電位差がＶｄｄになる。第１の選択トランジ
スタＴＲＳ１１，ＴＲＳ１の特性曲線イ，ロと第２の選
択トランジスタＴＲＳ１２，ＴＲＳ２の特性曲線ハとの
交点は両方の流れる電流値が等しく、なおかつ両端の電
位差Ｖｄｄを満たす点という意味で動作点とする。図２
において、Ａ点はエンハンスメント型の第１の選択トラ
ンジスタＴＲＳ１とエンハンスメント型の第２の選択ト
ランジスタＴＲＳ２の接続部の動作点であり、Ｂ点はデ
プリーション型の第１の選択トランジスタＴＲＳ１１と
エンハンスメント型の第２の選択トランジスタＴＲＳ１
２の接続部の動作点である。第１の選択トランジスタＴ
ＲＳ１１をデプリーション型にすることにより、ドレイ
ン電流Ｉｄすなわち読みだし電流値が増加して、読みだ
し動作速度が向上する。
【００１１】
【発明の効果】以上述べたように本発明によれば、電源
側の選択トランジスタをデプリーション型に形成するこ
とにより、読みだし電流値であるドレイン電流が大きく
とれ、読みだし動作速度を向上することができる。
側の選択トランジスタをデプリーション型に形成するこ
とにより、読みだし電流値であるドレイン電流が大きく
とれ、読みだし動作速度を向上することができる。
【図１】本発明の一実施例を示す構成説明図である。
【図２】本発明の一実施例の動作特性を示す特性図であ
る。
る。
【図３】従来検討されていた薄膜メモリ装置を示す構成
説明図である。
説明図である。
【図４】図３の薄膜メモリ装置の動作を説明するための
回路図である。
回路図である。
１１１〜１１７…ｎ+ ポリシリコン、１２１〜１２６…
チャネルポリシリコン、Ｇ１〜Ｇ６…ゲート電極、ＴＲ
Ｓ１１…デプリーション型の第１の選択トランジスタ、
ＴＲＳ１２…エンハンスメント型の第２の選択トランジ
スタ、ＴＲＭ１１〜ＴＲＭ１４…メモリトランジスタ。
チャネルポリシリコン、Ｇ１〜Ｇ６…ゲート電極、ＴＲ
Ｓ１１…デプリーション型の第１の選択トランジスタ、
ＴＲＳ１２…エンハンスメント型の第２の選択トランジ
スタ、ＴＲＭ１１〜ＴＲＭ１４…メモリトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (1)
- 【請求項１】 電源に接続されたデプリーション型の第
１の選択トランジスタと、 接地されたエンハンスメント型の第２の選択トランジス
タと、 この第２の選択トランジスタと前記第１の選択トランジ
スタとの間に接続されたメモリ素子とを具備することを
特徴とする薄膜メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01631092A JP3149036B2 (ja) | 1992-01-31 | 1992-01-31 | 薄膜メモリ装置 |
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| JP01631092A JP3149036B2 (ja) | 1992-01-31 | 1992-01-31 | 薄膜メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH05218447A true JPH05218447A (ja) | 1993-08-27 |
| JP3149036B2 JP3149036B2 (ja) | 2001-03-26 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP01631092A Expired - Fee Related JP3149036B2 (ja) | 1992-01-31 | 1992-01-31 | 薄膜メモリ装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3149036B2 (ja) |
-
1992
- 1992-01-31 JP JP01631092A patent/JP3149036B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP3149036B2 (ja) | 2001-03-26 |
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