JPH05218298A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05218298A JPH05218298A JP1738892A JP1738892A JPH05218298A JP H05218298 A JPH05218298 A JP H05218298A JP 1738892 A JP1738892 A JP 1738892A JP 1738892 A JP1738892 A JP 1738892A JP H05218298 A JPH05218298 A JP H05218298A
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- Japan
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- epitaxial layer
- film
- layer
- oxide film
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Abstract
(57)【要約】
【目的】トランジスタのコレクタ〜ベース間に用いる発
振防止用の容量素子をトランジスタ領域内に作り込む。 【構成】シリコン基板１上にＮ型エピタキシャル層４と
フィールド酸化膜５を形成したのち、Ｎ型エピタキシャ
ル層４に形成したＰ型のベース層６よりも深い溝８をフ
ィールド酸化膜５に形成し、この溝８中に多結晶シリコ
ン膜９を埋め込み、Ｎ型エピタキシャル層４との間に残
った酸化膜を誘電体とした容量素子を形成する。
振防止用の容量素子をトランジスタ領域内に作り込む。 【構成】シリコン基板１上にＮ型エピタキシャル層４と
フィールド酸化膜５を形成したのち、Ｎ型エピタキシャ
ル層４に形成したＰ型のベース層６よりも深い溝８をフ
ィールド酸化膜５に形成し、この溝８中に多結晶シリコ
ン膜９を埋め込み、Ｎ型エピタキシャル層４との間に残
った酸化膜を誘電体とした容量素子を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
発振防止用の容量素子の構造に関する。
発振防止用の容量素子の構造に関する。
【０００２】
【従来の技術】半導体集積回路における電子回路設計に
おいて、エミッタ接地増幅回路の高周波特性を改善する
為に、トランジスタのコレクタ〜ベース間に、回路の発
振防止用として容量素子を接続することが行われてい
る。
おいて、エミッタ接地増幅回路の高周波特性を改善する
為に、トランジスタのコレクタ〜ベース間に、回路の発
振防止用として容量素子を接続することが行われてい
る。
【０００３】従来のバイポーラトランジスタでは、図３
に示すように、ＰＮ接合の特徴として、ベース層６とコ
レクタ層となるＮ型エピタキシャル層４との間には、寄
生的にＰＮ接合容量素子が形成されている。
に示すように、ＰＮ接合の特徴として、ベース層６とコ
レクタ層となるＮ型エピタキシャル層４との間には、寄
生的にＰＮ接合容量素子が形成されている。
【０００４】しかしながら、このＰＮ接合容量素子の容
量値は、一般には１０-15 Ｆ／ｍ2程度であり、発振防
止用のコレクタ〜ベース間容量素子としては小さい。こ
の為、シリコン基板１上にトランジスタとは別に容量素
子を設け、アルミ配線などでコレクタ層とベース層に接
続していた。
量値は、一般には１０-15 Ｆ／ｍ2程度であり、発振防
止用のコレクタ〜ベース間容量素子としては小さい。こ
の為、シリコン基板１上にトランジスタとは別に容量素
子を設け、アルミ配線などでコレクタ層とベース層に接
続していた。
【０００５】
【発明が解決しようとする課題】上述したように従来の
半導体集積回路では、バイポーラトランジスタのコレク
タ〜ベース間に、回路発振防止用の容量素子を設ける場
合、トランジスタと容量素子とを別々に半導体装置内に
形成し、それぞれを金属配線で接続している。このた
め、半導体装置内に形成する素子の数が増え、半導体装
置のサイズが大きくなるという問題点があった。
半導体集積回路では、バイポーラトランジスタのコレク
タ〜ベース間に、回路発振防止用の容量素子を設ける場
合、トランジスタと容量素子とを別々に半導体装置内に
形成し、それぞれを金属配線で接続している。このた
め、半導体装置内に形成する素子の数が増え、半導体装
置のサイズが大きくなるという問題点があった。
【０００６】本発明の目的は、回路発振防止用の容量素
子をトランジスタの領域の中に作ることにより、集積度
を向上させた半導体装置を提供するものである。
子をトランジスタの領域の中に作ることにより、集積度
を向上させた半導体装置を提供するものである。
【０００７】
【課題を解決するための手段】第１の発明の半導体装置
は、Ｐ型半導体基板上に形成されたＮ型エピタキシャル
層と、このＮ型エピタキシャル層の周囲に形成された素
子分離酸化膜と、前記エピタキシャル層に形成されたベ
ース層と、前記エピタキシャル層に近接し前記素子分離
酸化膜に形成された前記ベース層より深い溝と、この溝
内に埋設され前記ベース層に接続する容量素子用の導電
体膜とを含むものである。
は、Ｐ型半導体基板上に形成されたＮ型エピタキシャル
層と、このＮ型エピタキシャル層の周囲に形成された素
子分離酸化膜と、前記エピタキシャル層に形成されたベ
ース層と、前記エピタキシャル層に近接し前記素子分離
酸化膜に形成された前記ベース層より深い溝と、この溝
内に埋設され前記ベース層に接続する容量素子用の導電
体膜とを含むものである。
【０００８】第２の発明の半導体装置は、Ｐ型半導体基
板上に形成されたＮ型エピタキシャル層と、このＮ型エ
ピタキシャル層の周囲に形成された素子分離酸化膜とを
有する半導体装置において、前記エピタキシャル層と前
記素子分離酸化膜の界面のエピタキシャル層上には、容
量素子用の絶縁膜と導電体膜とが形成されているもので
ある。
板上に形成されたＮ型エピタキシャル層と、このＮ型エ
ピタキシャル層の周囲に形成された素子分離酸化膜とを
有する半導体装置において、前記エピタキシャル層と前
記素子分離酸化膜の界面のエピタキシャル層上には、容
量素子用の絶縁膜と導電体膜とが形成されているもので
ある。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。以下製造工程
順に説明する。
る。図１（ａ）〜（ｃ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。以下製造工程
順に説明する。
【００１０】まず図１（ａ）に示すように、Ｐ型のシリ
コン基板１上にＮ型埋込層２とＮ型エピタキシャル層４
を形成する。次でＮ型エピタキシャル層４内に素子分離
用のＰ型絶縁層３を形成した後、選択酸化法により部分
的に厚い素子分離（フィールド）酸化膜５を形成する。
コン基板１上にＮ型埋込層２とＮ型エピタキシャル層４
を形成する。次でＮ型エピタキシャル層４内に素子分離
用のＰ型絶縁層３を形成した後、選択酸化法により部分
的に厚い素子分離（フィールド）酸化膜５を形成する。
【００１１】次に図１（ｂ）に示すように、素子形成領
域内のＮ型エピタキシャル層４内に、イオン注入法によ
りＰ型のベース層６を形成したのち、ベース層６及びエ
ピタキシャル層４にＮ型のエミッタ層７及びベース引出
し層７Ａを形成する。次でフィールド酸化膜５のエピタ
キシャル層に近接する部分を等方性エッチング法により
エッチングし、Ｖ字型の溝８を設ける。
域内のＮ型エピタキシャル層４内に、イオン注入法によ
りＰ型のベース層６を形成したのち、ベース層６及びエ
ピタキシャル層４にＮ型のエミッタ層７及びベース引出
し層７Ａを形成する。次でフィールド酸化膜５のエピタ
キシャル層に近接する部分を等方性エッチング法により
エッチングし、Ｖ字型の溝８を設ける。
【００１２】次に図１（ｃ）に示すように、溝８の中に
多結晶シリコン膜９を選択ＣＶＤ法により埋込んだの
ち、酸化膜や窒化膜からなる層間絶縁膜１０を全面に形
成し保護膜とする。以下この多結晶シリコン膜９とベー
ス層６とを配線等により接続したのち、従来例と同様に
各素子に接続する電極を形成してＮＰＮトランジスタを
完成させる。
多結晶シリコン膜９を選択ＣＶＤ法により埋込んだの
ち、酸化膜や窒化膜からなる層間絶縁膜１０を全面に形
成し保護膜とする。以下この多結晶シリコン膜９とベー
ス層６とを配線等により接続したのち、従来例と同様に
各素子に接続する電極を形成してＮＰＮトランジスタを
完成させる。
【００１３】このように構成された第１の実施例によれ
ば、多結晶シリコン膜９とＮ型エピタキシャル層４を電
極とし、両者の間にあるフィールド酸化膜５を誘電体膜
とした容量素子を得ることができる。この場合の容量値
は、等方性エッチングにより削られたフィールド酸化膜
５の厚さにより左右される。例えば、多結晶シリコン膜
９とエピタキシャル層４間のフィールド酸化膜５の平均
の厚さを１０００ｎｍとした場合、単位面積当りの容量
ＣOXは、酸化膜の誘電率を３．１９×１０-11とする
と、３．１９×１０-4Ｆ／ｍ2 となる。すなわち、Ｎ型
エピタキシャル層４とベース層６によるＰＮ接合の容量
値１０-15 Ｆ／ｍ2 に比較し、２〜３桁大きい容量値を
有する容量素子をトランジスタ内に作り込むことができ
る。
ば、多結晶シリコン膜９とＮ型エピタキシャル層４を電
極とし、両者の間にあるフィールド酸化膜５を誘電体膜
とした容量素子を得ることができる。この場合の容量値
は、等方性エッチングにより削られたフィールド酸化膜
５の厚さにより左右される。例えば、多結晶シリコン膜
９とエピタキシャル層４間のフィールド酸化膜５の平均
の厚さを１０００ｎｍとした場合、単位面積当りの容量
ＣOXは、酸化膜の誘電率を３．１９×１０-11とする
と、３．１９×１０-4Ｆ／ｍ2 となる。すなわち、Ｎ型
エピタキシャル層４とベース層６によるＰＮ接合の容量
値１０-15 Ｆ／ｍ2 に比較し、２〜３桁大きい容量値を
有する容量素子をトランジスタ内に作り込むことができ
る。
【００１４】尚、溝８内に埋込む導電膜としては、多結
晶シリコンの代わりにＷ等の高融点金属またはその合金
であってもよい。
晶シリコンの代わりにＷ等の高融点金属またはその合金
であってもよい。
【００１５】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００１６】まず、図１（ａ）に示した第１の実施例と
同等の方法にて、シリコン基板１上にＮ型埋込層２，Ｎ
型エピタキシャル層４及びフィールド酸化膜５を形成す
る。
同等の方法にて、シリコン基板１上にＮ型埋込層２，Ｎ
型エピタキシャル層４及びフィールド酸化膜５を形成す
る。
【００１７】次に図２（ａ）に示すように、Ｎ型エピタ
キシャル層４上のフィールド酸化膜５を全面除去したの
ち、減圧ＣＶＤ法により厚さ１０〜５０ｎｍの窒化膜１
１を形成する。さらに、Ｐ型絶縁層３で区切られたＮ型
エピタキシャル層４の端部に多結晶シリコン膜９Ａを形
成する。
キシャル層４上のフィールド酸化膜５を全面除去したの
ち、減圧ＣＶＤ法により厚さ１０〜５０ｎｍの窒化膜１
１を形成する。さらに、Ｐ型絶縁層３で区切られたＮ型
エピタキシャル層４の端部に多結晶シリコン膜９Ａを形
成する。
【００１８】次に図２（ｂ）に示すように選択ＣＶＤ法
を用いてもう一度、分離用のフィールド酸化膜５Ａを形
成する。次でＮ型エピタキシャル層４内にイオン注入法
を用いてＰ型のベース層６，Ｎ型のエミッタ層７及びベ
ース引出し層７Ａを形成する。以下層間絶縁膜や電極等
を形成してＮＰＮトランジスタを完成させる。
を用いてもう一度、分離用のフィールド酸化膜５Ａを形
成する。次でＮ型エピタキシャル層４内にイオン注入法
を用いてＰ型のベース層６，Ｎ型のエミッタ層７及びベ
ース引出し層７Ａを形成する。以下層間絶縁膜や電極等
を形成してＮＰＮトランジスタを完成させる。
【００１９】このように第２の実施例によれば、第１の
実施例と同様、多結晶シリコン膜９ＡとＮ型エピタキシ
ャル層４を電極とし、両者の間に位置する窒化膜１１を
誘電体膜とした容量素子をトランジスタ内に作り込むこ
とができる。
実施例と同様、多結晶シリコン膜９ＡとＮ型エピタキシ
ャル層４を電極とし、両者の間に位置する窒化膜１１を
誘電体膜とした容量素子をトランジスタ内に作り込むこ
とができる。
【００２０】本第２の実施例においては、酸化膜より２
倍程の誘電率を有する窒化膜を用い、しかも窒化膜を制
御性よく薄く形成できるため、第１の実施例に比べ容量
値の高い容量素子をトランジスタ内に作り込むことがで
きる。
倍程の誘電率を有する窒化膜を用い、しかも窒化膜を制
御性よく薄く形成できるため、第１の実施例に比べ容量
値の高い容量素子をトランジスタ内に作り込むことがで
きる。
【００２１】尚、第２の実施例では誘電体膜として窒化
膜を用いたが、酸化膜であってもよい。また電極として
多結晶シリコン膜を用いたが、ＡｌまたはＷ等の高融点
金属及びその合金等を用いてもよい。
膜を用いたが、酸化膜であってもよい。また電極として
多結晶シリコン膜を用いたが、ＡｌまたはＷ等の高融点
金属及びその合金等を用いてもよい。
【００２２】
【発明の効果】以上説明したように本発明は、素子分離
酸化膜とＮ型エピタキシャル層の界面に容量素子用の絶
縁膜と導電体膜とを設けることにより、トランジスタ領
域内に発振防止用の容量素子を形成できるという効果を
有する。従って、従来に比べ集積度の向上した半導体装
置が得られる。
酸化膜とＮ型エピタキシャル層の界面に容量素子用の絶
縁膜と導電体膜とを設けることにより、トランジスタ領
域内に発振防止用の容量素子を形成できるという効果を
有する。従って、従来に比べ集積度の向上した半導体装
置が得られる。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】従来の半導体装置の一例の断面図。
１ シリコン基板 ２ Ｎ型埋込層 ３ Ｐ型絶縁層 ４ Ｎ型エピタキシャル層 ５ フィールド酸化膜 ６ ベース層 ７ エミッタ層 ７Ａ ベース引出し層 ８ 溝 ９，９Ａ 多結晶シリコン膜 １０ 層間絶縁膜 １１ 窒化膜
Claims (3)
- 【請求項１】 Ｐ型半導体基板上に形成されたＮ型エピ
タキシャル層と、このＮ型エピタキシャル層の周囲に形
成された素子分離酸化膜と、前記エピタキシャル層に形
成されたベース層と、前記エピタキシャル層に近接し前
記素子分離酸化膜に形成された前記ベース層より深い溝
と、この溝内に埋設され前記ベース層に接続する容量素
子用の導電体膜とを含むことを特徴とする半導体装置。 - 【請求項２】 溝はＶ字型に形成されている請求項１記
載の半導体装置。 - 【請求項３】 Ｐ型半導体基板上に形成されたＮ型エピ
タキシャル層と、このＮ型エピタキシャル層の周囲に形
成された素子分離酸化膜とを有する半導体装置におい
て、前記エピタキシャル層と前記素子分離酸化膜の界面
のエピタキシャル層上には、容量素子用の絶縁膜と導電
体膜とが形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017388A JP2826405B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017388A JP2826405B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218298A true JPH05218298A (ja) | 1993-08-27 |
| JP2826405B2 JP2826405B2 (ja) | 1998-11-18 |
Family
ID=11942619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017388A Expired - Lifetime JP2826405B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2826405B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919596B2 (en) | 2001-10-11 | 2005-07-19 | Nec Electronics Corporation | Structure of a capacitive element of a booster circuit included in a semiconductor device and method of manufacturing such a structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205561A (ja) * | 1988-02-12 | 1989-08-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1992
- 1992-02-03 JP JP4017388A patent/JP2826405B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205561A (ja) * | 1988-02-12 | 1989-08-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919596B2 (en) | 2001-10-11 | 2005-07-19 | Nec Electronics Corporation | Structure of a capacitive element of a booster circuit included in a semiconductor device and method of manufacturing such a structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2826405B2 (ja) | 1998-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980811 |