JPH05216807A - プログラマブル割り込みコントローラ、割り込みシステムおよび割り込み制御法 - Google Patents

プログラマブル割り込みコントローラ、割り込みシステムおよび割り込み制御法

Info

Publication number
JPH05216807A
JPH05216807A JP4247232A JP24723292A JPH05216807A JP H05216807 A JPH05216807 A JP H05216807A JP 4247232 A JP4247232 A JP 4247232A JP 24723292 A JP24723292 A JP 24723292A JP H05216807 A JPH05216807 A JP H05216807A
Authority
JP
Japan
Prior art keywords
interrupt
vector
bit
winner
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4247232A
Other languages
English (en)
Inventor
Dominique Erramoun
ドミニク、エラモン
Jean-Francois Karcher
ジャン‐フランソワ、カルシェ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telemecanique SA
Original Assignee
La Telemecanique Electrique SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by La Telemecanique Electrique SA filed Critical La Telemecanique Electrique SA
Publication of JPH05216807A publication Critical patent/JPH05216807A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 複数の割り込みソースの割り込みデマンドを
受けて階層化後にこれらの割り込みデマンドをデータバ
スを通してマイクロプロセッサに伝送するプログラマブ
ル割り込みコントローラを提供する。 【構成】 割り込みコントローラは、割り込みソースか
ら来る「割り込みデマンド」信号を受ける記憶手段２
と、各割り込みレベルをプログラミングに従ってそれぞ
れ禁止しまたは許可するためのマスク記憶手段７と、そ
れぞれ１つの割り込みソースに対応する複数のベクトル
記憶手段８と、サービス中に最優先のベクトルを記憶す
る手段６と、活動状態にあってマスキングされていない
それぞれのベクトルを手段６の中に記憶されたベクトル
と系統的に比較し、最優先ベクトルを手段６の中にロー
ディングするための比較器９と、最優先ベクトルをデー
タバス（Ｄ７−Ｄ０）上にコンテンション発信する手段
５とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一方においては、複数
の割り込みソース（周辺機器：入力−出力、双対プロセ
ッサなど）の割り込みデマンドを受けて階層化後にこれ
らの割り込みデマンドをデータバスを通してマイクロプ
ロセッサに伝送するプログラマブル割り込みコントロー
ラ、他方において、このコントローラを起動させるマイ
クロプロセッサの割り込みシステムおよび割り込み制御
方法に関するものである。
【０００２】
【従来の技術】図１に図示のようなマイクロプロセッサ
システムにおいては、周辺機器はマイクロプロセッサμ
Ｐとは独立の作業を実施し、このマイクロプロセッサと
一時的に、すなわち非同期的に通信する事ができなけれ
ばならない。周辺機器は割り込みデマンド信号を出し、
この信号が割り込みコントローラ「ＰＩＣ」によって処
理される。この割り込みコントローラは一般に８レベル
の割り込み階層を有する回路である。単数または複数の
「割り込みデマンド」入力が生かされると、コントロー
ラはどのデマンドが最高優先順位を有するかを特定し、
従ってマイクロプロセッサに対して選択された割り込み
デマンドの特定の割り込み信号を出す。
【０００３】インテル社の製造するシリーズ８２５９の
割り込みコントローラは、インテル社の"Microprocesso
r and Peripherical Handbook" １９８８年１０月号、
3-171 〜3-195 頁に記載されている。
【０００４】図２は割り込みコントローラ８２５９Ａの
ブロックダイヤグラムである。欧州特許ＥＰ第0,358,33
0 号およびＥＰ第0,426,331 号は８２５９Ａ型の割り込
みコントローラを記載している。
【０００５】割り込みコントローラ８２５９Ａはその入
力ＩＲ０〜ＩＲ７において８までの階層割り込みデマン
ドを受ける。１つの割り込みデマンドが１つの入力ＩＲ
０〜ＩＲ７に表われると、割り込みコントローラがこれ
を記憶し、割り込みデマンドをその出力ＩＮＴからマイ
クロプロセッサにアドレス指定する。マイクロプロセッ
サはその命令を終了し、コントローラの入力ＩＮＴＡに
２つのパルスを発生する。そこでこのコントローラはデ
ータバス上に特定の割り込みコードを送る。
【０００６】コントローラは割り込みデマンドレジスタ
を含み、このデマンドレジスタは８「割り込みデマン
ド」入力（入力ＩＲｉごとに１ビット）を受ける。この
レジスタは「割り込みリクエストレジスタ」と呼ばれ、
ＩＲＲで示される。サービス中または実行中のデマンド
が優先度の高いデマンドによって中断された時に、この
デマンドをサービス中割り込みレジスタが記憶する。こ
のレジスタは「インサービス レジスタ」と呼ばれ、Ｉ
ＳＲで示される。「優先順位リゾルバ」と呼ばれる機能
ブロックがレジスタＩＲＲの中に記憶されたデマンドの
優先順位を決定し、選定された優先順位の特定コードを
ＩＳＲレジスタの中に送る。割り込みマスクレジスタが
それぞれの割り込みレベルを禁止しまたは許可する。こ
れはＩＭＲ（「割り込みマスクレジスタ」）と呼ばれ
る。
【０００７】ビットＩＲＲｉが活動状態にある時、レベ
ルｉがレジスタＩＲＲおよびレジスタＩＳＲの中の他の
レベルより高い優先順位であれば、またＩＭＲｉ＝０で
あれば、パルス／ＩＮＴＡを受けた時に機能ブロックの
「優先順位リゾルバ」によってビットＩＳＲｉが生かさ
れる。このビットは、割り込みルーチンの中に割り込み
終了コマンドによって死なされる（割り込みモードの自
動終了の場合を除く）。
【０００８】活動状態にあるビットＩＳＲは、マイクロ
プロセッサがシーケンスＩＮＴＡによってデマンドを実
行した事を示す。これは、マイクロプロセッサが対応の
割り込みルーチンを実行中であるか、あるいはマイクロ
プロセッサが対応の割り込みルーチンを実施し始めた
が、より優先順位の高い割り込みルーチンに向かって進
路変更したかである。従って同時に多数のビットが活動
状態にありうる。
【０００９】「優先順位リゾルバ」と呼ばれるブロック
は、最低優先順位に対応するレベルの追加情報を処理す
る。これが存在しない場合には、このレベルはＩＲ７で
あるが、このレベルは循環優先順位モード（「特定循環
または自動循環」）によって変更する事ができる。他の
レベルに対応する優先順位は単なる循環によってこれか
ら誘導される。
【００１０】割り込みレベル数を増大するため、インテ
ルの複数のコントローラ８２５９Ａを組合わす事ができ
る。１つのコントローラがマスターコントローラとな
り、他のコントローラがスレーブコントローラとなる。
マスターコントローラはマイクロプロセッサに接続され
て、各コントローラに到達する割り込みを階層化する責
任がある。この方法は柔軟性に欠ける。
【００１１】欧州特許ＥＰ第０，４２６，０８１号は、
他の同型の複数のコントローラに組合わす事のできるプ
ログラマブル割り込みコントローラを記載している。こ
の場合にも、マスター／スレーブ型の構造が見られる。
【００１２】
【発明が解決しようとする課題】本発明の主旨は、割り
込み入力（ｍ×ｎ）がプログラマブルとなるように、複
数の同型のコントローラ（ｎコントローラ）に組合わさ
れる複数の割り込み入力（ｍ入力）を有するコントロー
ラを提供するにある。各回路の割り込み入力の相対優先
順位は任意の方法でプログラマブルである。本発明は、
割り込みシステムのコントローラ組立体において割り込
み階層を自由に決定する事ができる。
【００１３】
【課題を解決するための手段】本発明によるコントロー
ラは、 −割り込みソースから来る「割り込みデマンド」信号を
複数の入力において受ける割り込みデマンド記憶手段
と、 −各割り込みレベルをプログラミングに従ってそれぞれ
禁止しまたは許可するためのマスク記憶手段とを含み、
さらに、 −それぞれ１つの割り込みソースに対応する複数のマル
チプレットまたはベクトルの記憶手段と、 −サービス中に最優先のマルチプレットまたはベクトル
を記憶する手段と、 −活動状態にあってマスキングされていないそれぞれの
ベクトルを前記優先ベクトルの記憶手段の中に記憶され
たベクトルと系統的に比較し、これらの２つのベクトル
の優先ベクトルまたは勝者ベクトルを前記手段の中にロ
ーディングするための比較手段と、 −最優先ベクトルまたは勝者ベクトルをデータバス上に
コンテンション発信する手段とを有する事を特徴とす
る。
【００１４】本発明の実施態様によれば、前記の最優先
ベクトルまたは勝者ベクトルをデータバス上にコンテン
ション発信する手段は発信−受信回路とコンテンション
論理回路とを含む。
【００１５】本発明の他の実施態様によれば、前記コン
テンション発信手段は、前記勝者ベクトルのすぐ上の重
みのビットと入力データ（ＤＩＮ）の同一重みのビット
との間に同等性のある場合にのみ、前記勝者ベクトルの
１ビットのデータバスに対する発信を許可する手段を含
む。
【００１６】本発明の他の実施態様によれば、前記コン
テンション発信手段は、前記勝者ベクトルのビットが優
性状態にあればデータバスに対するこのビットの発信を
許可し、また前記ビットが劣性状態にあればその発信を
許可しない手段を含む。
【００１７】本発明の他の実施態様によれば、前記ベク
トル記憶手段の中に記憶されたベクトルの１つ、並びに
前記割り込みデマンドおよび対応のマスクを順番に選択
するシーケンサを含み、前記割り込みデマンドが活動状
態にあり前記マスクが非活動状態にあれば、前記比較手
段が前記の選択されたベクトルを勝者ベクトルと比較し
て、前記最優先ベクトルまたは勝者ベクトルの記憶手段
に対する最優先ベクトルのローディングを指令する。
【００１８】本発明の他の実施態様によれば、勝者ベク
トルに対応するシーケンサの状態を記憶するレジスタを
含み、このレジスタのローディングは制御論理ブロック
によって制御される。
【００１９】本発明の他の実施態様によれば、 −複数の割り込みソースの割り込みデマンドを受け、こ
れらの割り込みデマンドを記憶する段階と、 −各割り込みレベルをそれぞれ禁止しあるいは許可する
段階とを含むプログラマブル割り込み制御方法におい
て、前記方法は、 −それぞれ１つの割り込みソースに対応する複数のマル
チプレットまたはベクトルを記憶する段階と、 −サービス中の最優先マルチプレットまたはベクトルを
記憶する段階と、 −活動状態にありマスキングされていないベクトルをそ
れぞれ記憶されたベクトルと系統的に比較し、これらの
２つのベクトルの最優先ベクトルまたは勝者ベクトルを
記憶する段階と、 −前記最優先ベクトルまたは勝者ベクトルをデータバス
上にコンテンション発信する段階と有する事を特徴とす
る。
【００２０】本発明の他の実施態様によれば、本発明の
割り込み制御法においては、前記勝者ベクトルのすぐ上
の重みのビットと入力データの同一重みのビットとの間
に同等性のある場合にのみ前記勝者ベクトルのビットの
データバスに対する発信を許可する。
【００２１】以下、本発明を図面に示す実施例について
詳細に説明するが本発明はこれに限定されるものではな
い。
【００２２】
【実施例】図３について述べれば、参照数字１は本発明
による割り込みコントローラを示す。
【００２３】この割り込みコントローラ１は、図示され
ないマイクロプロセッサと、入力−出力型の複数の周辺
機器または個別のすなわち同時に発生しうる割り込み信
号のソースを成す双対プロセッサとのインタフェースを
保証する。
【００２４】レジスタは、割り込みデマンドレジスタと
呼ばれるレジスタ２と、割り込みマスクレジスタと呼ば
れるレジスタ７と、読取り−書き込み論理回路３と、制
御論理ブロック４と、データバス発信／受信ブロック５
と、勝者ベクトルレジスタと呼ばれるレジスタ６と、ベ
クトルレジスタ８と、比較器９と、シーケンサ１１と、
「ソース勝者番号」と呼ばれるレジスタ１２とを含む。
ソースからくる「割り込みデマンド」信号は「割り込み
デマンド」ラインＩＲ０〜ＩＲ７上に受けられる。
【００２５】プロセスに接続されたピンによって信号／
ＲＤ，／ＷＲ，＠を受ける読取り−書き込み論理ブロッ
ク３は、双方向データバスＤ０−Ｄ７を介して割り込み
コントローラとプロセッサの間の通信を可能とする。信
号に付けられた符号／は、コマンドがレベル０において
活動状態にあり、レベル１において非活動状態にある事
を示す。書き込みライン／ＷＲは、活動状態にある時
に、プロセッサのデータをコントローラに受信させる。
読取りライン／ＲＤは、活動状態にある時に、コントロ
ーラのデータをプロセッサに取得させる。アドレスライ
ン＠は／ＲＤおよび／ＷＲと共に起動する。信号ライン
／ＣＳはコントローラ全体を活動させまたは禁止する。
このブロック３は、マイクロプロセッサにアクセス可能
なレジスタ７、８の読取り−書き込みコマンドを発生す
る。またこのブロック３は、レジスタの読取りに際して
データの出力バッファコマンドを発生する。
【００２６】ラインＩＮＴはマイクロプロセッサに対し
て「割り込みデマンド」信号を転送するのに役立つ。ラ
イン／ＩＮＴは、前記信号ＩＮＴに応答してマイクロプ
ロセッサによってその同一名のＩＮＴＡピン上に発生さ
れる「割り込み許可」信号を受ける。
【００２７】制御論理ブロック４は、その割り込みライ
ンＩＮＴを介してマイクロプロセッサに対する割り込み
デマンドの転送を制御し、またその割り込み許可ライン
／ＩＮＴＡを介してマイクロプロセッサの「割り込み許
可」信号を受ける論理回路である。さらにこのブロック
は、レジスタ２の実行を保証し（信号ＡＣＱｉ）、また
ブロック５による勝者ベクトルのコンテンション発信を
可能とする（信号ＥＮＣＯＮＴ）。またこのブロック４
は、レジスタ６の中への勝者ベクトルのローディング
と、レジスタ１２の中への勝者ソースの番号のローディ
ングを指令する。
【００２８】各種の割り込みソースからくる割り込みデ
マンドは「割り込みデマンド」ラインＩＲ０−ＩＲに加
えられ、これらの信号は割り込みデマンドレジスタ２に
受けられる。この割り込みデマンドレジスタ２は「セッ
ト−リセット」型であって、任意の割り込みラインＩＲ
０−ＩＲ７のアイデンティティを記憶する。割り込みデ
マンドはＩＲ７−０によって生かされ、ＡＣＱ７−０に
よって死なされる。このレジスタは８ビットの１つを選
択するために出力においてマルチプレキサの機能（Ｒ
Ｑ）を有する。
【００２９】８ビットレジスタ７（レベルあたり１ビッ
ト）は割り込みマスクレジスタと呼ばれ、そのレベルが
マスク（すなわち禁止）されるか否かを決定する。言い
替えれば、ビット１は対応のラインを考慮すべきでない
事を指示する。このレジスタ７はマスクを記憶し、出力
において８ビットの１つを選択するためのマルチプレキ
サの機能（ＭＡＳＫ）を有する。
【００３０】各割り込みソースに対して、割り込みベク
トルと呼ばれるマルチプレット（８ビット）が対応させ
られる。各ソースはこの割り込みベクトルに組合わさ
れ、このベクトルが、同一コントローラの他のソースお
よび他のコントローラの他のソースに対するそのソース
の優先順位を決定する。従って、１つのコントローラの
割り込みの他のコントローラの割り込みに対する全体的
階層は存在しない。
【００３１】これらのベクトルは、ベクトルレジスタブ
ロック８の中にデータバスを介して書き込まれる。この
ベクトルレジスタブロック８は８割り込みベクトルを記
憶し、出力において８ベクトルの１つ（ＶＥＣＴ ７−
０）を選択するマルチプレキサの機能を有する。
【００３２】割り込みベクトルは、割り込みルーチンの
アドレス表（割り込み表）の中のポインタとして、また
他のソースに対する割り込みの優先順位のポインタとし
て役立つ。このベクトル値は、割り込みレベル番号とは
本来なんの関係もない。レベル−ベクトルの番号対応は
システムの構成に際して成された論理的選択である。ベ
クトルの値ＯＯＨは最強の優先順位に対応する。
【００３３】比較器ブロック９はデマンドレジスタ２お
よび割り込みマスクレジスタ７に接続されている。同様
にこの比較器ブロックは「勝者ベクトル」レジスタ６お
よびベクトルレジスタブロック８に接続されている。
【００３４】コントローラ１は、「勝者ベクトル」レジ
スタと呼ばれる８ビットレジスタ６を含む。コントロー
ラ１はこの「勝者ベクトル」レジスタ６を生かして、活
動状態にあるマスキングされていないソースのベクトル
とマイクロプロセッサによって処理される割り込みベク
トルＩＳＲとの間において、最優先８ビットベクトルを
記憶する。この勝者ベクトルレジスタ６は、入力におい
て２つの型のローディング（ＶＥＣＴ７−０またはＤＩ
Ｎ７−０）のマルチプレキサの機能を有する。
【００３５】シーケンサブロック１１は、レジスタ８の
８ベクトルの１つと、それぞれレジスタ２および７の割
り込みデマンドおよび対応のマスクを順番に選択する
（コマンドＳＥＬ）。割り込みデマンドが活動状態にあ
りマスクが非活動状態にあれば、比較器ブロック９がシ
ーケンサによってこの選択されたこのベクトル（ＶＥＣ
Ｔ７−０）をレジスタ６の中に記憶されている勝者ベク
トル（ＶＥＣＴＧ７−０）と比較して、最高優先順位を
特定する。選択されたＶＥＣＴｉが勝者ベクトルより優
先であれば、比較器ブロック９は信号ＩＮＦをブロック
４に送る。この新しいＶＥＣＴｉが優先であれば、ブロ
ック４はレジスタ６に信号ＬＤＶＧを送る事によりこの
レジスタ６の中に勝者ベクトルのローディングを指令す
る。
【００３６】コントローラ１とデータバスとの間のイン
タフェースは発信−受信ブロック５によって保証され
る。このブロック５は、図４に図示の発信−受信回路
と、図５に図示の「コンテンション論理」回路とを含
む。
【００３７】図４は一例として、データバスＤ７−０と
の接続を保証する発信−受信回路５１を示す。この回路
は外部バス（Ｄ７−０）のデータを内部バス（ＤＩＮ７
−０）に向かって受信する入力バッファ５１１と、外部
バスに向かってデータを発信する出力バッファ５１２と
を含む。この出力バッファ５１２は、正規モードでの発
信（正規バッファコマンドＯＥ）と、ＡＮＤゲート５１
３の入力ＥＮＣＯＮＴがブロック４によって起動される
時に勝者ベクトルのコンテンション発信とを可能とす
る。
【００３８】図５は一例として、コンテンション論理回
路５２を示す。この回路は複数の同等比較器５２１（ゲ
ートＮＸＯＲ）を含み、これらの比較器はそれぞれビッ
ト１乃至７の勝者ベクトルＶＥＣＴＧと、同時にバス上
に存在する対応のビットＤＩＮ７−１とを受ける。各比
較器５２１の出力はそれぞれＡＮＤゲート５２２の入力
に加えられ、このＡＮＤゲートの他方に入力はすぐ上位
のビットに対応するＡＮＤゲートの出力に接続されてい
る。ＡＮＤゲート５２２の出力はそれぞれＡＮＤゲート
５２３に加えられ、これらのＡＮＤゲート５２３の他の
入力は、コンテンション発信許可信号ＥＮＣＯＮＴおよ
び信号／ＶＥＣＴＧ７−０を受ける。これらのゲート５
２３の出力信号ＯＥＣＯＮＴは出力バッファ５１２に組
合わされたゲート５１４に注入される。
【００３９】レジスタ６は、マイクロプロセッサのＩＳ
Ｒ−ＮＥＷの書き込み、およびコントローラが割り込み
を発信しない時にはＩＳＲ−ＯＬＤの書き込みに責任を
有する。
【００４０】「勝者ベクトル」レジスタ６は下記の２つ
のアドレスによってマイクロプロセッサにアクセス可能
である。 −ＩＳＲ−ＮＥＷ：マイクロプロセッサは、コンテンシ
ョンの結果をもって、すなわちすべての成分間の勝者ベ
クトルによってこの書き込みを割り込みルーチンの初期
に実施する。マイクロプロセッサがコマンドＷＲ ＩＳ
Ｒ ＮＥＷを受けた時、コントローラはその勝者ベクト
ルレジスタ６に、コンテンションに勝った優先順位（ベ
クトル）をローディングする。従ってこの勝者ベクトル
は、場合によっては、さらに優先的な割り込みのベクト
ルによって圧潰される。このコマンドは、コンテンショ
ンに勝ったコントローラの中において、勝者ベクトルに
組合わされたソースの実行を生じる（ブロック５によっ
て発生された信号ＡＣＱｉ）。 −ＩＳＲ−ＯＬＤ：マイクロプロセッサは、割り込みル
ーチンの末期において、先に割り込まれた先行ルーチン
のＩＳＲベクトルによってによってこの書き込みを実施
する。
【００４１】従ってレジスタ６はＩＳＲ、あるいはこの
ＩＳＲより優先のベクトルを含む。
【００４２】ソースＩＲ０−７のいずれか１つに対応す
るベクトルのレジスタ６の中へのローディングはマイク
ロプロセッサに接続されたラインＩＮＴの活動状態を生
じる。
【００４３】マイクロプロセッサによって発信された信
号ＩＮＴＡを受信した時、制御論理ブロック４は信号Ｅ
ＮＣＯＮＴを発生し、この信号はデータバスＤ７−０へ
のコンテンションベクトルの発信−受信ブロック５によ
る発信を可能とする。
【００４４】割り込みルーチンの初期においてマイクロ
プロセッサがＩＳＲ−ＮＥＷを書き込む時に、コントロ
ーラがこのベクトルをその発信したベクトルと比較す
る。比較器９が内部バスデータＤＩＮ−７と勝者ベクト
ルＶＥＣＧ７−０との同等性をテストする。これらのベ
クトルが同等であれば、比較器９は信号ＥＱＵをブロッ
ク４に転送する。ブロック４はラインＡＣＱ７−０によ
って対応のソースＩＲ０−７を実行する。そのため信号
ＩＮＴＡの初期からＩＳＲ−ＮＥＷの書き込みまで、勝
者ベクトルのローディングが禁止されなければならな
い。このようにしてレジスタ６はコンテンション発信さ
れたベクトルを記憶してしまう。
【００４５】勝者ベクトルに組合わされたソースＩＲ０
−７を実行できるように、「優先ソース番号」レジスタ
１２は勝者ベクトルに組合わされたシーケンサ１１の状
態を記憶する。そのローディングはブロック４によって
制御される。
【００４６】図６は複数のコントローラ１を有する割り
込みシステムを示す。それぞれのコントローラは、その
割り込みデマンド入力ＩＮＴによってマイクロプロセッ
サの入力ＩＮＴＲに接続され、またその／ＩＮＴＡによ
ってマイクロプロセッサのピンＩＮＴＡに接続されてい
る。信号／ＩＮＴＡを受けてその出力ＩＮＴ（活動状態
のＥＮＣＯＮＴ信号）を起動したすべてのコントローラ
１は、同時にその勝者ベクトルをデータバス１０にコン
テンション発信する。この発信はデータバスの弱い８ビ
ットデータ重みで実施される。
【００４７】このコンテンション状態は、それぞれコン
トローラ１が同一瞬間にデータバスＤ７−０に対してそ
れぞれの発信−受信ブロック５１を介して発信する事に
対応する。最優先ベクトルを特定するため、それぞれの
コントローラによって発信されたベクトルの識別は下記
のように成される。
【００４８】コンテンションの勝者ベクトルは最強重り
のビットから始まってビットごとに作られる。
【００４９】各コントローラはコンテンション論理回路
５２によって、その発信ビット（ｉ＋１）と内部バス上
に存在するビットＤＩＮ（ｉ＋１）との同等性が存在す
る場合にのみ、ビットｉをデータバスに向かって発信す
る事を許可する。
【００５０】ベクトルのビットの値に従って、発信しよ
うとするコントローラは優性状態：ビット０、または劣
性状態：ビット１にある。
【００５１】優性状態（ビット０）において、信号ＯＥ
ＣＯＮＴが、発信−受信ブロック５１の一部を成す出力
バッファ５１２に０を発信させる。このコントローラは
このビットに関してはコンテンションに勝っているが、
なお他のコントローラと同等である可能性がある。次の
単数または複数のビットがこれらのコントローラを採決
するであろう。
【００５２】劣性状態（ビット１）においては、信号Ｏ
ＥＣＯＮＴは出力バッファ５１２を有効にしない。この
ビットについてすべてのコントローラ１が劣性状態にあ
れば、戻し抵抗５１５がそのバスに対して値１を加える
であろう。そこでコントローラは発信を続ける事ができ
る。コントローラの少なくとも１つが優性状態（０）に
あってコンテンションに勝つ状態にあれば、コントロー
ラはもはや発信を続ける事ができず、コンテンションに
破れてしまう。
【００５３】ベクトルの発信はビットごとに順序付けら
れていない。信号／ＩＮＴＡの持続時間中、コントロー
ラはその８ビットコンテンション発信機構を有効とする
が、バス上の往復時間の故に、勝者ベクトルは最強重み
ビットから始まって順次に作られるに過ぎない。
【００５４】マイクロプロセッサは、コンテンションに
必要な時間、その「READY] によってブロックされる。
第２パルス／ＩＮＴＡの終了時に、マイクロプロセッサ
は方向変換してバス上に存在する勝者ベクトルに対応す
る割り込みを実施する。割り込みルーチンの初期にマイ
クロプロセッサがＩＳＲ−ＮＥＷを書き込む時に、コン
トローラはこのベクトルをすでに発信されたベクトルと
比較する。これらのベクトルが同等であれば、対応のソ
ースを実行する。そのため、勝者ベクトルのローディン
グは信号／ＩＮＴＡの初期からＩＳＲ−ＮＥＷの書き込
みまで禁止されなければならない。このようにして勝者
ベクトルレジスタ６がコンテンションにおいて発信され
たベクトルを記憶する。
【図面の簡単な説明】
【図１】それ自体公知の割り込みシステムの簡略ブロッ
クダイヤグラム。
【図２】公知のプログラマブル割り込みコントローラの
機能フローシート。
【図３】本発明によるプログラマブル割り込みコントロ
ーラの機能フローシート。
【図４】本発明によるコントローラの発信−受信回路の
回路図。
【図５】本発明によるコントローラのコンテンション論
理回路の回路図。
【図６】本発明による複数のプログラマブル割り込みコ
ントローラを含む割り込みシステムの回路図。
【符号の説明】
１ 割り込みコントローラ ２ 割り込みデマンドレジスタ（ＩＲＲ） ３ 読取り−書き込み論理回路 ４ 制御論理ブロック ５ データバス発信−受信ブロック ６ 勝者ベクトルレジスタ ７ 割り込みマスクレジスタ（ＩＭＲ） ８ ベクトルレジスタブロック ９ 比較器 １０ 内部バス １１ シーケンサ １２ 勝者ソース番号レジスタ ５１１ 入力バッファ ５１２ 出力バッファ ５２１ 同等比較器 ５２３ 勝利ベクトルのビット発信許可回路 ＩＲ７−０ 割り込みデマンド Ｄ０−Ｄ７ データバス ＩＮＴ 割り込みデマンド信号 ／ＩＮＴ 割り込み許可信号 ＡＣＱ 実行 ＥＮＣＯＮＴ コンテンション発信 ＶＥＣＴＧ 勝者ベクトル ＬＤＶＧ 勝者ベクトルローディング ＤＩＮ 内部バス ＤＯＵＴ 外部バス ＯＥＣＯＮＴ 正規バッファコマンド

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】−割り込みソースから来る「割り込みデマ
    ンド」信号を複数の入力（ＩＲ０−７）において受ける
    割り込みデマンド記憶手段（２）と、 −各割り込みレベルをプログラミングに従ってそれぞれ
    禁止しまたは許可するためのマスク記憶手段（７）とを
    含み、 複数の割り込みソース（周辺機器）の割り込みデマンド
    を受けて階層化後にこれらの割り込みデマンドをデータ
    バス（Ｄ７−Ｄ０）を通してマイクロプロセッサに伝送
    するプログラマブル割り込みコントローラにおいて、 −それぞれ１つの割り込みソースに対応する複数のマル
    チプレットまたはベクトルの記憶手段（８）と、 −サービス中に最優先のマルチプレットまたはベクトル
    を記憶する手段（６）と、 −活動状態にあってマスキングされていないそれぞれの
    ベクトルを前記優先ベクトルの記憶手段（６）の中に記
    憶されたベクトルと系統的に比較し、これらの２つのベ
    クトルの優先ベクトルまたは勝者ベクトル（ＶＥＣＴ
    Ｇ）を前記手段（６）の中にローディングするための比
    較手段（９）と、 −最優先ベクトルまたは勝者ベクトルをデータバス（Ｄ
    ７−０）上にコンテンション発信する手段（５）と、 を含む事を特徴とするプログラマブル割り込みコントロ
    ーラ。
  2. 【請求項２】前記の最優先ベクトルまたは勝者ベクトル
    をデータバス（Ｄ７−Ｄ０）上にコンテンション発信す
    る手段（５）は発信−受信回路（５１）とコンテンショ
    ン論理回路（５２）とを含むことを特徴とする請求項１
    に記載の割り込みコントローラ。
  3. 【請求項３】前記コンテンション発信手段（５）は、前
    記勝者ベクトル（ＶＥＣＴＧ）のすぐ上の重み（ｉ＋
    １）のビットと入力データ（ＤＩＮ）の同一重み（ｉ＋
    １）のビットとの間に同等性のある場合にのみ、前記の
    勝者ベクトルの１ビット（ｉ）のデータバスに対する発
    信を許可する手段（５２１、５２２）を含むことを特徴
    とする請求項１または２のいずれかに記載の割り込みコ
    ントローラ。
  4. 【請求項４】前記コンテンション発信手段（５）は、前
    記勝者ベクトル（ＶＥＣＴＧ）のビットが優性状態にあ
    ればデータバスに対するこのビットの発信を許可し、ま
    た前記ビットが劣性状態にあればその発信を許可しない
    手段（５２３）を含むことを特徴とする請求項１乃至３
    のいずれかに記載の割り込みコントローラ。
  5. 【請求項５】前記ベクトル記憶手段（８）の中に記憶さ
    れたベクトルの１つ、並びに前記割り込みデマンドおよ
    び対応のマスクを順番に選択するシーケンサ（１１）を
    含み、前記割り込みデマンドが活動状態にあり前記マス
    クが非活動状態にあれば、前記比較手段（９）が前記の
    選択されたベクトルを勝者ベクトルと比較して、前記最
    優先ベクトルまたは勝者ベクトルの記憶手段（６）に対
    する最優先ベクトルのローディングを指令することを特
    徴とする請求項１乃至４のいずれかに記載の割り込みコ
    ントローラ。
  6. 【請求項６】勝者ベクトルに対応するシーケンサ（１
    １）の状態を記憶するレジスタ（１２）を含み、このレ
    ジスタ（１２）のローディングは制御論理ブロック
    （４）によって制御されることを特徴とする請求項１乃
    至５のいずれかに記載の割り込みコントローラ。
  7. 【請求項７】前記のサービス記憶手段（６）はレジスタ
    から成り、このレジスタは、割り込みルーチンの終了時
    に割り込みコントローラに対して先行割り込みの優先順
    位を再び与える事のできるコマンド（ＷＲ ＩＳＲ Ｏ
    ＬＤ）によってマイクロプロセッサにアクセス可能であ
    ることを特徴とする請求項１乃至６のいずれかに記載の
    割り込みコントローラ。
  8. 【請求項８】前記レジスタ（６）は、割り込みルーチン
    の初期においてコンテンションの勝者ベクトルを与える
    コマンド（ＷＲ ＩＳＲ ＮＥＷ）によってマイクロプ
    ロセッサにアクセス可能であることを特徴とする請求項
    ７に記載の割り込みコントローラ。
  9. 【請求項９】複数のコントローラを含み、各コントロー
    ラ（１）はその割り込みデマンド入力（ＩＮＴ）によっ
    てマイクロプロセッサに接続されることを特徴とする請
    求項１乃至８のいずれかに記載の割り込みシステム。
  10. 【請求項１０】−複数の割り込みソースの割り込みデマ
    ンドを受け、これらの割り込みデマンドを記憶する段階
    と、 −各割り込みレベルをそれぞれ禁止しあるいは許可する
    段階とを含むプログラマブル割り込み制御方法におい
    て、 −それぞれ１つの割り込みソースに対応する複数のマル
    チプレットまたはベクトルを記憶する段階と、 −サービス中の最優先マルチプレットまたはベクトルを
    記憶する段階と、 −活動状態にありマスキングされていないベクトルをそ
    れぞれ記憶されたベクトルと系統的に比較し、これらの
    ２つのベクトルの最優先ベクトルまたは勝者ベクトルを
    記憶する段階と、 −前記最優先ベクトルまたは勝者ベクトルをデータバス
    上にコンテンション発信する段階とを有する事を特徴と
    するプログラマブル割り込み制御法。
  11. 【請求項１１】前記勝者ベクトル（ＶＥＣＴＧ）のすぐ
    上の重み（ｉ＋１）のビットと入力データ（ＤＩＮ）の
    同一重み（ｉ＋１）のビットとの間に同等性のある場合
    にのみ前記勝者ベクトルのビット（ｉ）のデータバスに
    対する発信を許可することを特徴とする請求項１０に記
    載の方法。
  12. 【請求項１２】前記勝者ベクトル（ＶＥＣＴＧ）のビッ
    トが優性状態にあればデータバスに対するこのビットの
    発信を許可し、またこのビットが劣性状態にあればその
    発信を許可しないことを特徴とする請求項１０または１
    １に記載の方法。
JP4247232A 1991-08-22 1992-08-24 プログラマブル割り込みコントローラ、割り込みシステムおよび割り込み制御法 Pending JPH05216807A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9110517 1991-08-22
FR9110517A FR2680591B1 (fr) 1991-08-22 1991-08-22 Controleur d'interruption programmable, systeme interruptif et procede de controle d'interruption.

Publications (1)

Publication Number Publication Date
JPH05216807A true JPH05216807A (ja) 1993-08-27

Family

ID=9416340

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4247232A Pending JPH05216807A (ja) 1991-08-22 1992-08-24 プログラマブル割り込みコントローラ、割り込みシステムおよび割り込み制御法

Country Status (4)

Country Link
US (1) US5603035A (ja)
EP (1) EP0530066A1 (ja)
JP (1) JPH05216807A (ja)
FR (1) FR2680591B1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905898A (en) * 1994-05-31 1999-05-18 Advanced Micro Devices, Inc. Apparatus and method for storing interrupt source information in an interrupt controller based upon interrupt priority
DE69426625T2 (de) * 1994-09-28 2001-09-06 Stmicroelectronics S.R.L., Agrate Brianza Steuerungseinheit für Unterbrechungskanäle in einem Mikrokontroller
US5889973A (en) * 1995-03-31 1999-03-30 Motorola, Inc. Method and apparatus for selectively controlling interrupt latency in a data processing system
US5727227A (en) * 1995-11-20 1998-03-10 Advanced Micro Devices Interrupt coprocessor configured to process interrupts in a computer system
US6369855B1 (en) 1996-11-01 2002-04-09 Texas Instruments Incorporated Audio and video decoder circuit and system
KR100218675B1 (ko) * 1996-12-04 1999-09-01 정선종 지능적 우선순위 결정 방식의 다중 인터럽트 제어기 및 그 제어 방법
JP3699806B2 (ja) * 1997-06-20 2005-09-28 株式会社東芝 割込みコントローラ及び制御システム
US6021458A (en) * 1998-01-21 2000-02-01 Intel Corporation Method and apparatus for handling multiple level-triggered and edge-triggered interrupts
US6145048A (en) * 1998-09-17 2000-11-07 Micron Technology, Inc. Method of processing system management interrupt requests
US6606677B1 (en) 2000-03-07 2003-08-12 International Business Machines Corporation High speed interrupt controller
US6584532B1 (en) * 2000-05-17 2003-06-24 Arm Limited Branch searching to prioritize received interrupt signals
US7165134B1 (en) * 2000-06-28 2007-01-16 Intel Corporation System for selectively generating real-time interrupts and selectively processing associated data when it has higher priority than currently executing non-real-time operation
US6807595B2 (en) * 2001-05-10 2004-10-19 Qualcomm Incorporated Mobile communication device having a prioritized interrupt controller
US7487339B2 (en) * 2001-10-12 2009-02-03 Mips Technologies, Inc. Method and apparatus for binding shadow registers to vectored interrupts
US7552261B2 (en) * 2001-10-12 2009-06-23 Mips Technologies, Inc. Configurable prioritization of core generated interrupts
GB2381890B (en) * 2001-11-12 2003-10-29 Mentor Graphics Testing the interrupt sources of a microprocessor
US7080188B2 (en) * 2003-03-10 2006-07-18 Marvell International Ltd. Method and system for embedded disk controllers
US7099963B2 (en) * 2003-03-10 2006-08-29 Qlogic Corporation Method and system for monitoring embedded disk controller components
US7870346B2 (en) 2003-03-10 2011-01-11 Marvell International Ltd. Servo controller interface module for embedded disk controllers
US7039771B1 (en) 2003-03-10 2006-05-02 Marvell International Ltd. Method and system for supporting multiple external serial port devices using a serial port controller in embedded disk controllers
US7492545B1 (en) 2003-03-10 2009-02-17 Marvell International Ltd. Method and system for automatic time base adjustment for disk drive servo controllers
US7149831B2 (en) * 2004-09-27 2006-12-12 Hewlett-Packard Development Company, L.P. Batch processing of interrupts
CN100389411C (zh) * 2005-05-18 2008-05-21 大唐移动通信设备有限公司 在嵌入式实时操作系统中实现逻辑中断优先级的方法
US9032127B2 (en) * 2006-09-14 2015-05-12 Hewlett-Packard Development Company, L.P. Method of balancing I/O device interrupt service loading in a computer system
DE102011106103A1 (de) * 2011-06-09 2012-12-13 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren zur Verarbeitung von Unterbrechungsanforderungen gemäß einem Prioritätsschema

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881174A (en) * 1974-01-18 1975-04-29 Process Computer Systems Inc Peripheral interrupt apparatus for digital computer system
US4296470A (en) * 1979-06-21 1981-10-20 International Business Machines Corp. Link register storage and restore system for use in an instruction pre-fetch micro-processor interrupt system
BE887134A (fr) * 1979-12-14 1981-05-14 Gte Automatic Electric Lab Inc Circuit expanseur d'interruption
FR2474200B1 (fr) * 1980-01-22 1986-05-16 Bull Sa Procede et dispositif d'arbitrage des conflits d'acces entre une requete asynchrone et un programme en section critique
JPS58222361A (ja) * 1982-06-18 1983-12-24 Fujitsu Ltd デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式
IT1193650B (it) * 1983-01-31 1988-07-21 Honeywell Inf Systems Apparato di interruzione ad affidabilita' accresciuta
JPH077379B2 (ja) * 1983-06-22 1995-01-30 株式会社日立製作所 多重処理システムの割込み選択方式
US5083261A (en) * 1983-11-03 1992-01-21 Motorola, Inc. Dynamically alterable interrupt priority circuit
US4628449A (en) * 1983-11-14 1986-12-09 Tandem Computers Incorporated Vector interrupt system and method
JPS61267136A (ja) * 1985-05-22 1986-11-26 Toshiba Corp 情報処理システムにおける割込方式
US4761732A (en) * 1985-11-29 1988-08-02 American Telephone And Telegraph Company, At&T Bell Laboratories Interrupt controller arrangement for mutually exclusive interrupt signals in data processing systems
US4802087A (en) * 1986-06-27 1989-01-31 Honeywell Bull Inc. Multiprocessor level change synchronization apparatus
JPH0679305B2 (ja) * 1987-05-01 1994-10-05 ディジタル イクイプメント コーポレーション 保留バスを用いて割り込みに応じる装置及び方法
US5134706A (en) * 1987-08-07 1992-07-28 Bull Hn Information Systems Inc. Bus interface interrupt apparatus
JPH01295355A (ja) * 1988-05-24 1989-11-29 Fanuc Ltd マルチマスタバス用割込制御回路
US5101497A (en) * 1988-09-09 1992-03-31 Compaq Computer Corporation Programmable interrupt controller
JPH0795277B2 (ja) * 1988-11-25 1995-10-11 日本電気株式会社 データ処理装置
JP2591181B2 (ja) * 1989-09-22 1997-03-19 日本電気株式会社 マイクロコンピュータ
US5261107A (en) * 1989-11-03 1993-11-09 International Business Machines Corp. Programable interrupt controller
US5212796A (en) * 1990-01-02 1993-05-18 Motorola, Inc. System with modules using priority numbers related to interrupt vectors for bit-serial-arbitration on independent arbitration bus while CPU executing instructions
US5125093A (en) * 1990-08-14 1992-06-23 Nexgen Microsystems Interrupt control for multiprocessor computer system
JP2855298B2 (ja) * 1990-12-21 1999-02-10 インテル・コーポレーション 割込み要求の仲裁方法およびマルチプロセッサシステム
JPH04318654A (ja) * 1991-02-13 1992-11-10 Hewlett Packard Co <Hp> マイクロプロセッサへの割り込みのリダイレクションシステム

Also Published As

Publication number Publication date
FR2680591A1 (fr) 1993-02-26
FR2680591B1 (fr) 1996-01-26
US5603035A (en) 1997-02-11
EP0530066A1 (fr) 1993-03-03

Similar Documents

Publication Publication Date Title
JPH05216807A (ja) プログラマブル割り込みコントローラ、割り込みシステムおよび割り込み制御法
US5448702A (en) Adapters with descriptor queue management capability
US4038642A (en) Input/output interface logic for concurrent operations
US4621342A (en) Arbitration circuitry for deciding access requests from a multiplicity of components
US4805137A (en) Bus controller command block processing system
CA1324192C (en) Controlling responding by users of an intercommunications bus
US5548791A (en) Input/output control system with plural channel paths to I/O devices
US6014729A (en) Shared memory arbitration apparatus and method
CA2012400C (en) Command delivery for a computing system
US3996564A (en) Input/output port control
US4493034A (en) Apparatus and method for an operating system supervisor in a data processing system
EP0099244A2 (en) Partitionable multiprocessing systems
US4875186A (en) Peripheral emulation apparatus
US4053950A (en) Residual status reporting during chained cycle steal input/output operations
CN1328677C (zh) 用于处理中断的设备和方法
US5410715A (en) Interrupt controller with selectable interrupt nesting function
US3953835A (en) Method and apparatus for adapting a data processing port to receive and transmit different frequency signals
US4415970A (en) Cache/disk subsystem with load equalization
US4167779A (en) Diagnostic apparatus in a data processing system
JPH0640321B2 (ja) 割込み処理のためのシステムおよび方法
KR950012052B1 (ko) 타이머 및 타이머를 구비한 집적 회로
US4144565A (en) Input/output interface connector circuit for repowering and isolation
US4038641A (en) Common polling logic for input/output interrupt or cycle steal data transfer requests
US3812463A (en) Processor interrupt pointer
US7080174B1 (en) System and method for managing input/output requests using a fairness throttle