JPH05210117A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05210117A JPH05210117A JP4049592A JP4049592A JPH05210117A JP H05210117 A JPH05210117 A JP H05210117A JP 4049592 A JP4049592 A JP 4049592A JP 4049592 A JP4049592 A JP 4049592A JP H05210117 A JPH05210117 A JP H05210117A
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- Japan
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- liquid crystal
- tft
- display device
- single crystal
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Abstract
(57)【要約】
【目的】 表示部のスイッチング素子であるＴＦＴのド
レイン領域と画素電極の接続不良を解決し、信頼性の高
い液晶表示装置を提供する。 【構成】 ＴＦＴの画素電極と接続するドレイン領域上
に、先ずＡｌを成膜して接続部分の埋め込みを行った
後、ＩＴＯを堆積し、確実にＩＴＯとドレイン領域との
接続を図る。
レイン領域と画素電極の接続不良を解決し、信頼性の高
い液晶表示装置を提供する。 【構成】 ＴＦＴの画素電極と接続するドレイン領域上
に、先ずＡｌを成膜して接続部分の埋め込みを行った
後、ＩＴＯを堆積し、確実にＩＴＯとドレイン領域との
接続を図る。
Description
【０００１】
【産業上の利用分野】本発明は映像等画像表示を行う液
晶表示装置に関するものである。
晶表示装置に関するものである。
【０００２】
【従来の技術】映像等を表示する液晶表示装置では、解
像度を高めて精細な表示を行うために、１画面をできる
限り多くの画素に分割する必要があり、この膨大な画素
を効率良く駆動するために、各画素毎にスイッチング素
子を配置して該スイッチング素子をマトリクス駆動する
ことにより、画素電極のオン−オフを行う、アクティブ
マトリクス方式が広く用いられている。
像度を高めて精細な表示を行うために、１画面をできる
限り多くの画素に分割する必要があり、この膨大な画素
を効率良く駆動するために、各画素毎にスイッチング素
子を配置して該スイッチング素子をマトリクス駆動する
ことにより、画素電極のオン−オフを行う、アクティブ
マトリクス方式が広く用いられている。
【０００３】このアクティブマトリクス方式は用いるス
イッチング素子の種類により三端子方式と二端子方式に
大別されるが、三端子素子、中でもアモルファスＳｉや
多結晶Ｓｉを用いた薄膜トランジスタ（以下「ＴＦＴ」
と記す）素子を用いた液晶表示装置が広く研究・開発さ
れている。
イッチング素子の種類により三端子方式と二端子方式に
大別されるが、三端子素子、中でもアモルファスＳｉや
多結晶Ｓｉを用いた薄膜トランジスタ（以下「ＴＦＴ」
と記す）素子を用いた液晶表示装置が広く研究・開発さ
れている。
【０００４】図４に従来のＴＦＴを用いた液晶表示装置
の表示部における断面の該略図を示した。図中１はガラ
ス等透明基板、２〜４はＴＦＴの活性層であり、説明上
２をソース領域、３をドレイン領域とする。４はチャネ
ル部である。５はＴＦＴのゲート、６はソース線でＡｌ
の金属やＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）
が用いられる。７は画素電極で通常ＩＴＯが用いられ
る。画素電極７はＴＦＴのドレイン領域３に接続されて
いる。９、９’、９”は絶縁層であり、１０は液晶を配
向させるための配向制御膜である。この基板と対向し
て、透明電極を有する基板（不図示）がスペーサを介し
て配置し、液晶を挟持して液晶セルを形成する。
の表示部における断面の該略図を示した。図中１はガラ
ス等透明基板、２〜４はＴＦＴの活性層であり、説明上
２をソース領域、３をドレイン領域とする。４はチャネ
ル部である。５はＴＦＴのゲート、６はソース線でＡｌ
の金属やＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）
が用いられる。７は画素電極で通常ＩＴＯが用いられ
る。画素電極７はＴＦＴのドレイン領域３に接続されて
いる。９、９’、９”は絶縁層であり、１０は液晶を配
向させるための配向制御膜である。この基板と対向し
て、透明電極を有する基板（不図示）がスペーサを介し
て配置し、液晶を挟持して液晶セルを形成する。
【０００５】
【発明が解決しようとする課題】上記のような構成のＴ
ＦＴにおいて、それぞれソース領域２及びドレイン領域
３とソース線（信号線）配線及び画素電極とを接続する
部分つまりコンタクト部は、周囲を絶縁層９、９’に囲
まれた深い井戸状を呈しており、接続しにくい。特に、
透明性が必須条件の画素電極で用いられるＩＴＯは、成
膜温度が約１５０〜３００℃と低いためにこの部分に入
り込んで（以下「ステップカバレッジ」と記す）ドレイ
ン領域に達するのが困難で接続不良を起こし易い、又は
コンタクト抵抗が増大するという問題が有った。さらに
コンタクト部での段差が大きく、液晶の配向特性が乱れ
表示特性が劣化するという問題も生じる。また、ソース
線にＩＴＯを用いた場合には当然画素電極と条件が同じ
になり、製造上の歩留が低くなってしまう。
ＦＴにおいて、それぞれソース領域２及びドレイン領域
３とソース線（信号線）配線及び画素電極とを接続する
部分つまりコンタクト部は、周囲を絶縁層９、９’に囲
まれた深い井戸状を呈しており、接続しにくい。特に、
透明性が必須条件の画素電極で用いられるＩＴＯは、成
膜温度が約１５０〜３００℃と低いためにこの部分に入
り込んで（以下「ステップカバレッジ」と記す）ドレイ
ン領域に達するのが困難で接続不良を起こし易い、又は
コンタクト抵抗が増大するという問題が有った。さらに
コンタクト部での段差が大きく、液晶の配向特性が乱れ
表示特性が劣化するという問題も生じる。また、ソース
線にＩＴＯを用いた場合には当然画素電極と条件が同じ
になり、製造上の歩留が低くなってしまう。
【０００６】
【課題を解決するための手段及び作用】本発明は上記問
題を解決し、トランジスタのソース及びドレイン領域の
接続、特に画素電極側の接続を確実にして信頼性を高
め、且つＴＦＴ上部又はその周辺部をより平坦化し液晶
の配向特性を向上させた、液晶表示装置を提供するもの
である。
題を解決し、トランジスタのソース及びドレイン領域の
接続、特に画素電極側の接続を確実にして信頼性を高
め、且つＴＦＴ上部又はその周辺部をより平坦化し液晶
の配向特性を向上させた、液晶表示装置を提供するもの
である。
【０００７】即ち本発明は、スイッチング素子としてＴ
ＦＴを用いたアクティブマトリクス方式の液晶表示装置
であって、少なくとも画素電極側の上記トランジスタの
接続部分に埋め込み金属層を有することを特徴とする液
晶表示装置。
ＦＴを用いたアクティブマトリクス方式の液晶表示装置
であって、少なくとも画素電極側の上記トランジスタの
接続部分に埋め込み金属層を有することを特徴とする液
晶表示装置。
【０００８】本発明において、上記埋め込み金属層を設
ける部分は少なくとも画素電極側のＴＦＴの接続部分で
あるが、好ましくはソース、ドレイン両領域の接続部分
に設けることにより、信頼性がより高まる。
ける部分は少なくとも画素電極側のＴＦＴの接続部分で
あるが、好ましくはソース、ドレイン両領域の接続部分
に設けることにより、信頼性がより高まる。
【０００９】また、本発明において、上記埋め込み金属
層に用いる金属としては、ＩＴＯよりも成膜時のステッ
プカバレッジに優れ、導電性の良いものであれば特に限
定されないが、好ましくはＷ又はＡｌが挙げられる。さ
らに、埋め込み金属層として、先ずＴｉＮ等のバリヤメ
タルを成膜した後、Ａｌ等金属を埋め込んだ構造として
も良い。このバリヤメタルにより酸素がトランジスタ側
へ拡散するのが防止される。
層に用いる金属としては、ＩＴＯよりも成膜時のステッ
プカバレッジに優れ、導電性の良いものであれば特に限
定されないが、好ましくはＷ又はＡｌが挙げられる。さ
らに、埋め込み金属層として、先ずＴｉＮ等のバリヤメ
タルを成膜した後、Ａｌ等金属を埋め込んだ構造として
も良い。このバリヤメタルにより酸素がトランジスタ側
へ拡散するのが防止される。
【００１０】本発明に係る埋め込み金属層は、特にＴＦ
Ｔが単結晶Ｓｉ薄膜をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化により分離
した場合に有効に作用する。即ち、ＬＯＣＯＳ酸化によ
って、画素電極下の絶縁層が厚くなるため、ドレイン領
域の接続部分がより狭く、またより深くなる可能性が高
いためである。上記単結晶Ｓｉ薄膜としては、例えば多
孔質Ｓｉ基体を用いて形成されたものが、結晶欠陥がほ
とんどなく、また、ガラス等透明基板の上に良好に形成
できることから特に好ましく用いられる。以下にこの単
結晶Ｓｉ薄膜に製造方法について説明する。
Ｔが単結晶Ｓｉ薄膜をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化により分離
した場合に有効に作用する。即ち、ＬＯＣＯＳ酸化によ
って、画素電極下の絶縁層が厚くなるため、ドレイン領
域の接続部分がより狭く、またより深くなる可能性が高
いためである。上記単結晶Ｓｉ薄膜としては、例えば多
孔質Ｓｉ基体を用いて形成されたものが、結晶欠陥がほ
とんどなく、また、ガラス等透明基板の上に良好に形成
できることから特に好ましく用いられる。以下にこの単
結晶Ｓｉ薄膜に製造方法について説明する。
【００１１】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【００１２】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００１３】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
【００１４】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
【００１５】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎ
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００１６】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００１７】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
【００１８】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【００１９】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
【００２０】印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５μｍ以下、さらに
好ましくは２μｍ以下である。
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５μｍ以下、さらに
好ましくは２μｍ以下である。
【００２１】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば本発明の液晶表示装置の表示部においては透
明性が要求されるために基体としてガラスを用いるが、
この場合、Ｓｉ活性層の下地界面により発生する界面準
位は上記ガラス界面に比べて、酸化膜界面の方が準位を
低くできるため、電子デバイスの特性を、著しく向上さ
せることができるためである。さらに、後述する選択エ
ッチングにより多孔質Ｓｉ気体をエッチング除去した単
結晶Ｓｉ薄膜のみを新しい基体に貼り合わせても良い。
貼り合わせはそれぞれの表面を洗浄後に室温で接触させ
るだけでファン デル ワールス力で簡単には剥すこと
ができない程充分に密着しているが、これをさらに２０
０〜９００℃、好ましくは６００〜９００℃の温度で窒
素雰囲気下熱処理し完全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば本発明の液晶表示装置の表示部においては透
明性が要求されるために基体としてガラスを用いるが、
この場合、Ｓｉ活性層の下地界面により発生する界面準
位は上記ガラス界面に比べて、酸化膜界面の方が準位を
低くできるため、電子デバイスの特性を、著しく向上さ
せることができるためである。さらに、後述する選択エ
ッチングにより多孔質Ｓｉ気体をエッチング除去した単
結晶Ｓｉ薄膜のみを新しい基体に貼り合わせても良い。
貼り合わせはそれぞれの表面を洗浄後に室温で接触させ
るだけでファン デル ワールス力で簡単には剥すこと
ができない程充分に密着しているが、これをさらに２０
０〜９００℃、好ましくは６００〜９００℃の温度で窒
素雰囲気下熱処理し完全に貼り合わせる。
【００２２】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００２３】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法について説明する。
チングする選択エッチング法について説明する。
【００２４】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
【００２５】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００２６】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００２７】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【００２８】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【００２９】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００３０】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００３１】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【００３２】この半導体基板の単結晶Ｓｉ層をＬＯＣＯ
Ｓ酸化することにより、前記したように分離することが
できる。
Ｓ酸化することにより、前記したように分離することが
できる。
【００３３】係る単結晶Ｓｉ薄膜はＬＯＣＯＳ酸化する
場合だけではなく、エッチング等により分離を行っても
良く、該単結晶Ｓｉ薄膜を用いることにより、スイッチ
ング素子の高速駆動が可能となり液晶表示装置としての
性能も高めることができる。
場合だけではなく、エッチング等により分離を行っても
良く、該単結晶Ｓｉ薄膜を用いることにより、スイッチ
ング素子の高速駆動が可能となり液晶表示装置としての
性能も高めることができる。
【００３４】上記のように、本発明においては単結晶Ｓ
ｉ薄膜を用いることが望ましいが、必須条件ではなく、
ガラス基板上にＣＶＤ法により多結晶Ｓｉを堆積させ、
ＴＦＴを作製しソース、ドレイン領域へのコンタクト穴
にＡｌ，Ｗ等の埋め込みを行っても良い。
ｉ薄膜を用いることが望ましいが、必須条件ではなく、
ガラス基板上にＣＶＤ法により多結晶Ｓｉを堆積させ、
ＴＦＴを作製しソース、ドレイン領域へのコンタクト穴
にＡｌ，Ｗ等の埋め込みを行っても良い。
【００３５】
【実施例】以下、実施例により本発明を具体的に説明す
るが、本発明がこれらにより限定されるものではない。
るが、本発明がこれらにより限定されるものではない。
【００３６】実施例１ 図１に本発明の第１の実施例の表示部のＴＦＴ付近断面
図を示した。
図を示した。
【００３７】本実施例においては、ソース領域２及びド
レイン領域３の両方の接続部分にＡｌの埋め込み金属層
８及び８’を設けたものである。この埋め込み金属層
８、８’は例えばＡｌ−ＣＶＤにより得られる。 Ａｌ−ＣＶＤ条件 成膜ガス：ＤＭＡＨ（ジメチルアル
ミニウムハイドライド，［（ＣＨ3 ）2 ＡｌＨ］ 圧：１．２〜３Ｔｏｒｒ ＤＭＡＨ分圧：１．１〜１２．６×１０-3Ｔｏｒｒ 温度：２７０〜２９０℃ このように埋め込み易い金属をＴＦＴの接続部分に予め
成膜しておくことにより、ＩＴＯ等画素電極やソース線
はフラットな状態で確実にＴＦＴに接続することができ
る。ここで、接続部分の深さは約０．５〜１μｍ、コン
タクト面積は０．６〜５μｍ□、ソース線は従来通り、
Ａｌ，Ａｌ−Ｓｉ−Ｃａ等の材料でスパッタ、ＣＶＤ等
で形成される。
レイン領域３の両方の接続部分にＡｌの埋め込み金属層
８及び８’を設けたものである。この埋め込み金属層
８、８’は例えばＡｌ−ＣＶＤにより得られる。 Ａｌ−ＣＶＤ条件 成膜ガス：ＤＭＡＨ（ジメチルアル
ミニウムハイドライド，［（ＣＨ3 ）2 ＡｌＨ］ 圧：１．２〜３Ｔｏｒｒ ＤＭＡＨ分圧：１．１〜１２．６×１０-3Ｔｏｒｒ 温度：２７０〜２９０℃ このように埋め込み易い金属をＴＦＴの接続部分に予め
成膜しておくことにより、ＩＴＯ等画素電極やソース線
はフラットな状態で確実にＴＦＴに接続することができ
る。ここで、接続部分の深さは約０．５〜１μｍ、コン
タクト面積は０．６〜５μｍ□、ソース線は従来通り、
Ａｌ，Ａｌ−Ｓｉ−Ｃａ等の材料でスパッタ、ＣＶＤ等
で形成される。
【００３８】実施例２ 図２にガラス基板上に前記した単結晶Ｓｉ薄膜を形成
し、ＬＯＣＯＳ酸化により分離してＴＦＴを形成した、
本発明第２の実施例の表示部のＴＦＴ付近断面図を示
す。図中１１がＬＯＣＯＳ酸化により形成したＳｉＯ2
層であり、このように本来の膜厚（トランジスタの活性
層と同じ）よりも厚くなるため、画素電極７を上にシフ
トする形になり、画素電極がＴＦＴ部分と同じ高さにな
り、最終的にＴＦＴを形成した側の基板の液晶側表面が
平坦になり、液晶の配向特性が向上する。しかしなが
ら、画素電極側の絶縁層が厚くなることにより、ドレイ
ン領域の接続部分はより深く及び又は狭くなる恐れも大
きい。本発明では、本実施例の如く埋め込み金属層８、
８’を予め成膜して接続部分を平坦にした上で画素電極
やソース線を形成するため接続が確実に行われる。
し、ＬＯＣＯＳ酸化により分離してＴＦＴを形成した、
本発明第２の実施例の表示部のＴＦＴ付近断面図を示
す。図中１１がＬＯＣＯＳ酸化により形成したＳｉＯ2
層であり、このように本来の膜厚（トランジスタの活性
層と同じ）よりも厚くなるため、画素電極７を上にシフ
トする形になり、画素電極がＴＦＴ部分と同じ高さにな
り、最終的にＴＦＴを形成した側の基板の液晶側表面が
平坦になり、液晶の配向特性が向上する。しかしなが
ら、画素電極側の絶縁層が厚くなることにより、ドレイ
ン領域の接続部分はより深く及び又は狭くなる恐れも大
きい。本発明では、本実施例の如く埋め込み金属層８、
８’を予め成膜して接続部分を平坦にした上で画素電極
やソース線を形成するため接続が確実に行われる。
【００３９】実施例３ 図３に本発明第３の実施例を示す。本実施例において
は、埋め込み金属層が２段構成になっており、先ずＴｉ
Ｎをスパッタで１０００〜２５００Å厚に成膜し、パタ
ーニング後、Ａｌ−ＣＶＤでＴｉＮの表面のみＡｌを埋
め込み、埋め込み金属層とする。
は、埋め込み金属層が２段構成になっており、先ずＴｉ
Ｎをスパッタで１０００〜２５００Å厚に成膜し、パタ
ーニング後、Ａｌ−ＣＶＤでＴｉＮの表面のみＡｌを埋
め込み、埋め込み金属層とする。
【００４０】実施例４ 実施例１のＡｌの代わりにＷを用いて成膜埋め込み金属
層を形成する。この場合、ＷＦ6 ／ＳｉＨ4 ／Ｈ2 系を
用い、ＷをＳｉ部のみ選択成長させる。ＳｉＨ6 ／ＷＦ
6 ：０．６〜０．８、基板温度：３００℃、圧：０．１
Ｔｏｒｒの条件で良好に形成することができる。
層を形成する。この場合、ＷＦ6 ／ＳｉＨ4 ／Ｈ2 系を
用い、ＷをＳｉ部のみ選択成長させる。ＳｉＨ6 ／ＷＦ
6 ：０．６〜０．８、基板温度：３００℃、圧：０．１
Ｔｏｒｒの条件で良好に形成することができる。
【００４１】実施例５ 実施例１のＡｌの代わりにＴｉＮ／Ａｌ／ＴｉＮの三層
構成を取ることにより、ＩＴＯと単結晶Ｓｉとのオーミ
ック性を向上させることができる。透明電極材として通
常使用されるＩＴＯは、酸素が含まれており、直接Ａｌ
と接触すると、そのＩＴＯ中の酸素原子によりＡｌ表面
が酸化されＡｌ2 Ｏ3 等の絶縁層ができる。このためコ
ンタクト抵抗が増大する可能性が有る。本実施例の構成
によりこれが防止され良好なオーミック性が得られる。
構成を取ることにより、ＩＴＯと単結晶Ｓｉとのオーミ
ック性を向上させることができる。透明電極材として通
常使用されるＩＴＯは、酸素が含まれており、直接Ａｌ
と接触すると、そのＩＴＯ中の酸素原子によりＡｌ表面
が酸化されＡｌ2 Ｏ3 等の絶縁層ができる。このためコ
ンタクト抵抗が増大する可能性が有る。本実施例の構成
によりこれが防止され良好なオーミック性が得られる。
【００４２】
【発明の効果】本発明の液晶表示装置においては、少な
くとも画素電極側のトランジスタの接続が、埋め込み金
属層を介して行われているためにトランジスタと画素電
極との接続が確実で、この接続部分における断線による
故障や不良品を出す心配がなく、ひじょうに信頼性が高
い。
くとも画素電極側のトランジスタの接続が、埋め込み金
属層を介して行われているためにトランジスタと画素電
極との接続が確実で、この接続部分における断線による
故障や不良品を出す心配がなく、ひじょうに信頼性が高
い。
【図１】本発明第１の実施例のＴＦＴ部の断面図であ
る。
る。
【図２】本発明第２の実施例のＴＦＴ部の断面図であ
る。
る。
【図３】本発明第３の実施例のＴＦＴ部の断面図であ
る。
る。
【図４】従来の液晶表示装置のＴＦＴ部の断面図であ
る。
る。
１ ガラス基板 ２ ソース領域 ３ ドレイン領域 ４ チャネル部 ５ ゲート ６ ソース線 ７ 画素電極 ８、８’ 埋め込み金属層 ９、９’、９” 絶縁層 １０ 配向制御膜 １１ ＬＯＣＯＳ ＳｉＯ2 層 １２、１２’ バリヤメタル １３、１３’ Ａｌ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】 スイッチング素子として薄膜トランジス
タを用いたアクティブマトリクス方式の液晶表示装置で
あって、少なくとも画素電極側の上記トランジスタの接
続部分に埋め込み金属層を有することを特徴とする液晶
表示装置。 - 【請求項２】 薄膜トランジスタの活性層が、単結晶Ｓ
ｉ薄膜をＬＯＣＯＳ酸化により分離形成したことを特徴
とする請求項１記載の液晶表示装置。 - 【請求項３】 埋め込み金属層がＷ又はＡｌであること
を特徴とする請求項１又は２記載の液晶表示装置。 - 【請求項４】 埋め込み金属層が、バリヤメタルとＡｌ
からなることを特徴とする請求項１又は２記載の液晶表
示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049592A JP3101779B2 (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置 |
| EP19930300568 EP0554060A3 (en) | 1992-01-31 | 1993-01-27 | Liquid crystal display apparatus |
| US08/675,807 US5644370A (en) | 1992-01-31 | 1996-07-05 | Liquid crystal display apparatus with a plural layer connection between the TFT drains and the pixel electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049592A JP3101779B2 (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210117A true JPH05210117A (ja) | 1993-08-20 |
| JP3101779B2 JP3101779B2 (ja) | 2000-10-23 |
Family
ID=12582156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049592A Expired - Fee Related JP3101779B2 (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101779B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448612B1 (en) | 1992-12-09 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Pixel thin film transistor and a driver circuit for driving the pixel thin film transistor |
| JP2004170908A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2010072661A (ja) * | 2002-10-31 | 2010-04-02 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US9884598B2 (en) | 2014-11-21 | 2018-02-06 | Aisin Seiki Kabushiki Kaisha | Bumper device for a vehicle |
-
1992
- 1992-01-31 JP JP4049592A patent/JP3101779B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448612B1 (en) | 1992-12-09 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Pixel thin film transistor and a driver circuit for driving the pixel thin film transistor |
| US6608353B2 (en) | 1992-12-09 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having pixel electrode connected to a laminate structure |
| US7045399B2 (en) | 1992-12-09 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7061016B2 (en) | 1992-12-09 | 2006-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7105898B2 (en) | 1992-12-09 | 2006-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| JP2004170908A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2010072661A (ja) * | 2002-10-31 | 2010-04-02 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP4506133B2 (ja) * | 2002-10-31 | 2010-07-21 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| US9884598B2 (en) | 2014-11-21 | 2018-02-06 | Aisin Seiki Kabushiki Kaisha | Bumper device for a vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3101779B2 (ja) | 2000-10-23 |
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