JPH05207599A

JPH05207599A - バイノーラルプロセッサ

Info

Publication number: JPH05207599A
Application number: JP4013205A
Authority: JP
Inventors: Susumu Yamamoto; 進山本; Kazuyoshi Sano; 一義佐野
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1992-01-28
Filing date: 1992-01-28
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】比較的簡単な構成にして低コスト化を図る。【構成】１サンプリング期間毎の前半の１／２期間で
一方のチャンネルのオーディオ信号データにバイノーラ
ル処理を施すべくディジタルフィルタが構成され、後半
の１／２期間で他方のチャンネルのオーディオ信号デー
タに対してバイノーラル処理を施すべくディジタルフィ
ルタが構成される。【効果】１サンプリング期間毎の前後半各々でディジ
タルフィルタを構成するＲＡＭ及び乗算回路の兼用を可
能にしたので、ディジタルフィルタの数を半分に減すこ
とができる。また、入力ディジタルオーディオ信号のチ
ャンネル分離回路や出力時の多重化回路が不要となる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、ヘッドホンでオーディオ再生音
を聴取する際に音像を前方に定位させるバイノーラルプ
ロセッサに関する。

【０００２】

【背景技術】ヘッドホンにてオーディオ再生音を聴取す
る場合には通常、音像が頭内に集まって定位してしまい
臨場感が得られない。そこで、ダミーヘッドを原音場内
に設置して人間の左右の耳で聴取した場合と同様なレベ
ル差と時間差が生ずるように個別のマイクロホンで集音
することによりいわゆるバイノーラル録音を行ない、ダ
ミーヘッドを用いたバイノーラル録音による信号をヘッ
ドホンで聴取する方法がある。この方法では音像が前方
に定位して原音場で音楽を聴取する場合とほぼ同程度の
臨場感が得られる。しかしながら、この方法の場合、オ
ーディオ信号がディスクやテープ等の記録媒体にバイノ
ーラル録音されることが前提であり、通常の録音が既に
された記録媒体に対しては有効ではなかった。

【０００３】バイノーラル録音されていない記録媒体の
演奏によって得られたオーディオ信号に対してバイノー
ラル録音されたようにバイノーラル処理する装置として
バイノーラルプロセッサが知られている。このバイノー
ラルプロセッサは、ＦＩＲ型フィルタ、ＩＩＲ型フィル
タ等のディジタルフィルタから構成され、音像を前方に
定位させるための方向情報がディジタルフィルタの係数
として予め備えられる。方向情報はインパルス応答（伝
達特性）により与えられ、インパルス応答に対するオー
ディオ信号のたたみ込み（convolution)がディジタルフ
ィルタにおいて行なわれる。このインパルス応答は、図
１に示すようにダミーヘッド（又は人間の頭）１に対し
て音像を定位させたい位置に音源２を置いて単位インパ
ルスを発生させ、それをダミーヘッド１の耳に挿入され
た左右のマイクロホン３，４によって集音することによ
り左右各々測定され、それぞれ後述のＨ2 ，Ｈ1 とされ
る。

【０００４】モノラル用のバイノーラルプロセッサは図
２に示すように構成される。すなわち、音源からのオー
ディオ信号はバイノーラルプロセッサ１１のディジタル
フィルタ１２，１３に供給される。右用のディジタルフ
ィルタ１２のインパルス応答はＨ1 、左用のディジタル
フィルタ１３のインパルス応答はＨ2 とされる。ディジ
タルフィルタ１２，１３の各出力信号はアンプ１４，１
５を介してヘッドホン１６に供給される。

【０００５】ステレオ用のバイノーラルプロセッサを構
成するに当っては、ヘッドホンでの聴取が左右のスピー
カで聴取しているような効果を得るために、通常、聴取
者からの左右のスピーカの関係が左右対称であるとし
て、図３に示すように左のスピーカ２１と聴取者２２の
左耳との間のインパルス応答をＨ1 、右のスピーカ２３
と聴取者２２の左耳との間のインパルス応答をＨ2 、右
のスピーカ２３と聴取者２２の右耳との間のインパルス
応答をＨ1 、左のスピーカ２１と聴取者２２の右耳との
間のインパルス応答をＨ2 とすることができる。よっ
て、図４に示すようにステレオ用のバイノーラルプロセ
ッサ２５は、ディジタルフィルタ２６ないし２９及び加
算器３０，３１から構成される。ディジタルフィルタ２
６，２７には左チャンネルのオーディオ信号が供給さ
れ、ディジタルフィルタ２８，２９には右チャンネルの
オーディオ信号が供給される。ディジタルフィルタ２
６，２９のインパルス応答はＨ1 、ディジタルフィルタ
２７，２８のインパルス応答はＨ2とされる。加算器３
０はディジタルフィルタ２６，２８の各出力信号を加算
してアンプ３２に供給する。加算器３１はディジタルフ
ィルタ２７，２９の各出力信号を加算してアンプ３３に
供給する。アンプ３２，３３の各出力信号がヘッドホン
３４の左右チャンネル信号となる。

【０００６】図５はステレオ用のバイノーラルプロセッ
サの一例を具体的に示している。このバイノーラルプロ
セッサにおいては、左（Ｌ）右（Ｒ）チャンネルのディ
ジタルオーディオ信号がＬ／Ｒ分離回路４１に供給され
る。このディジタルオーディオ信号はサンプリング周波
数４４．１ＫＨｚの１６ビットからなるシリアルデータ
で、Ｌ₀ ，Ｒ₀，Ｌ₁，Ｒ₁，……の如く左チャンネル、
右チャンネルの順になっている。Ｌ／Ｒ分離回路４１は
ディジタルオーディオ信号の左チャンネル成分と右チャ
ンネル成分とを分離して出力する。Ｌ／Ｒ分離回路４１
の左チャンネル成分はＲＡＭ４２，４４に供給され、右
チャンネル成分はＲＡＭ４３，４５に供給される。ＲＡ
Ｍ４２〜４５は１６ビットを１ワードとして１２８ワー
ド分の記憶位置４２₀〜４２₁₂₇，４３₀〜４３₁₂₇，４４
₀〜４４₁₂₇，４５₀〜４５₁₂₇を各々有し、４４．１ＫＨ
ｚの周波数で各記憶位置のオーディオ信号データが並列
にシフトするシフトレジスタとして各々形成されてい
る。また、ＲＡＭ４２〜４５の各記憶位置に保持されて
いるオーディオ信号データが各々出力され、それが乗算
回路４６〜４９に各々供給される。乗算回路４６〜４９
は１２８個数の係数乗算器４６₀〜４６₁₂₇，４７₀〜４
７₁₂₇，４８₀〜４８₁₂₇，４９₀〜４９₁₂₇を各々有し、
各々１秒間に４４．１×１０³回乗算動作する。各係数
乗算器は５０ビットの乗算結果を出力する。係数乗算器
４６₀〜４６₁₂₇及び４９₀〜４９₁₂₇の係数ｈ1(0)〜ｈ1
(127)はインパルス応答Ｈ1 に対応し、係数乗算器４７₀
〜４７₁₂₇及び４８₀〜４８₁₂₇の係数ｈ2(0)〜ｈ2(127)
はインパルス応答Ｈ2 に対応する。なお、図４における
ディジタルフィルタ２６がＲＡＭ４２及び乗算回路４６
に相当し、ディジタルフィルタ２７がＲＡＭ４４及び乗
算回路４８に相当し、ディジタルフィルタ２８がＲＡＭ
４３及び乗算回路４７に相当し、ディジタルフィルタ２
９がＲＡＭ４５及び乗算回路４９に相当する。

【０００７】係数乗算器４６₀〜４６₁₂₇，４７₀〜４７
₁₂₇の各出力信号は上記乗算毎に加算器５０によって加
算され、係数乗算器４８₀〜４８₁₂₇，４９₀〜４９₁₂₇の
各出力信号は上記乗算毎に加算器５１によって加算され
る。加算器５０，５１においてはデータが１６ビットに
され、その出力信号は時分割多重回路５２において時分
割多重され当初のサンプリング周波数でシリアル出力さ
れる。

【０００８】しかしながら、かかる従来のバイノーラル
プロセッサにおいては、ＲＡＭ及び乗算回路からなるデ
ィジタルフィルタが４組必要となり、コスト的に高価な
ものとなっていた。

【０００９】

【発明の目的】本発明の目的は、比較的簡単な構成にし
て低コスト化を図ったバイノーラルプロセッサを提供す
ることである。

【００１０】

【発明の構成】本願第１の発明のバイノーラルプロセッ
サは、少なくとも２チャンネルのディジタルオーディオ
信号がサンプリング順でかつ１サンプリング期間内に一
方のチャンネルのオーディオ信号データ、そして他方の
チャンネルのオーディオ信号データの順に供給され、そ
れらオーディオ信号に対してバイノーラル処理を施すバ
イノーラルプロセッサであって、供給されるオーディオ
信号データを少なくとも連続する２チャンネル分だけ更
新しつつ記憶する記憶手段と、１サンプリング期間毎の
前半の１／２期間内において記憶手段に記憶された一方
のチャンネルのオーディオ信号データに対して第１イン
パルス応答を示す少なくとも１つの第１係数を乗算しか
つ記憶手段に記憶された他方のチャンネルのオーディオ
信号データに対して第１インパルス応答とは異なる第２
インパルス応答を示す少なくとも１つの第２係数を乗算
し前記１サンプリング期間毎の後半の１／２期間内にお
いて記憶手段に記憶された一方のチャンネルのオーディ
オ信号に対して第２係数を乗算しかつ記憶手段に記憶さ
れた他方のチャンネルのオーディオ信号に対して第１係
数を乗算する乗算手段と、前半の１／２期間内において
乗算手段の各乗算結果を加算して一方のチャンネルのバ
イノーラル処理を施したオーディオ信号データとして出
力し後半の１／２期間内において乗算手段の各乗算結果
を加算して他方のチャンネルのバイノーラル処理を施し
たオーディオ信号データとして出力する加算手段とを有
することを特徴としている。

【００１１】本願第２の発明のバイノーラルプロセッサ
は、少なくとも２チャンネルのディジタルオーディオ信
号がサンプリング順でかつ１サンプリング期間内に一方
のチャンネルのオーディオ信号データ、そして他方のチ
ャンネルのオーディオ信号データの順に供給され、それ
らオーディオ信号に対してバイノーラル処理を施すバイ
ノーラルプロセッサであって、供給されるオーディオ信
号データに対して第１インパルス応答を示す少なくとも
１つの第１係数及び第１インパルス応答とは異なる第２
インパルス応答を示す少なくとも１つの第２係数を各々
乗算して第１及び第２乗算結果を各々得る乗算手段と、
第１及び第２記憶位置を有し１サンプリング期間の１／
２期間毎に第１及び第２乗算結果と第１及び第２記憶位
置に記憶された各データ値とを個別に加算してその各加
算結果を第１及び第２記憶位置に各々記憶させる加算記
憶手段と、加算記憶手段による第１及び第２記憶位置へ
の記憶後、第２記憶位置に記憶されたデータをバイノー
ラル処理を施したオーディオ信号データとして出力し第
１記憶位置に記憶されたデータを第２記憶位置に転送し
て記憶させるシフト手段とを有することを特徴としてい
る。

【００１２】

【発明の作用】本願第１の発明のバイノーラルプロセッ
サにおいては、供給されるオーディオ信号データが少な
くとも連続する２チャンネル分ずつ記録手段に更新しつ
つ記憶され、１サンプリング期間毎の前半の１／２期間
内において記録手段に記憶された一方のチャンネルのオ
ーディオ信号データに対して第１インパルス応答を示す
少なくとも１つの第１係数が乗算されかつ記憶手段に記
憶された他方のチャンネルのオーディオ信号データに対
して第１インパルス応答とは異なる第２インパルス応答
を示す少なくとも１つの第２係数が乗算され、その各乗
算結果が加算されて一方のチャンネルのバイノーラル処
理を施したオーディオ信号データとして出力される。１
サンプリング期間毎の後半の１／２期間内において記憶
手段に記憶された一方のチャンネルのオーディオ信号に
対して第２係数が乗算されかつ記憶手段に記憶された他
方のチャンネルのオーディオ信号に対して第１係数が乗
算され、その各乗算結果が加算されて他方のチャンネル
のバイノーラル処理を施したオーディオ信号データとし
て出力される。

【００１３】本願第２の発明のバイノーラルプロセッサ
においては、供給されるオーディオ信号データに対して
第１インパルス応答を示す少なくとも１つの第１係数及
び第１インパルス応答とは異なる第２インパルス応答を
示す少なくとも１つの第２係数が各々乗算され第１及び
第２乗算結果が各々得られ、第１及び第２記憶位置を有
し１サンプリング期間の１／２期間毎に第１及び第２乗
算結果と第１及び第２記憶位置に記憶された各データ値
とが個別に加算されてその各加算結果が第１及び第２記
憶位置に各々記憶され、その後、第２記憶位置に記憶さ
れたデータがバイノーラル処理を施したオーディオ信号
データとして出力され、第１記憶位置に記憶されたデー
タが第２記憶位置に転送されて記憶される。

【００１４】

【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図６に示した本願第１の発明によるバイ
ノーラルプロセッサにおいては、左（Ｌ）右（Ｒ）チャ
ンネルのディジタルオーディオ信号が供給される入力端
子ＩＮにはＲＡＭ６１が接続されている。ＲＡＭ６１は
１６ビットを１ワードとして２５６ワード分の記憶位置
６１₀〜６１₂₅₅を有し、記憶位置６１₀に入力したオー
ディオ信号データが記憶位置６１₂₅₅に向って４４．１
ＫＨｚ×２の周波数で並列に１記憶位置ずつシフトする
シフトレジスタとして形成されている。また、ＲＡＭ６
１の各記憶位置に保持されたオーディオ信号データは各
々読み出し出力されるようにされている。そのＲＡＭ６
１の出力には乗算回路６２が接続されている。乗算回路
６２はＲＡＭ６１の記憶位置６１₀〜６１₂₅₅の各出力に
接続された２５６個数の係数乗算器６２₀〜６２₂₅₅を有
し、１秒間に４４．１×２×１０3回乗算動作する。偶
数番の係数乗算器６２₀，６２₂，〜６２₂₅₄の係数ｈ1
(0)，ｈ1(1)〜ｈ1(127)はインパルス応答Ｈ1 に対応
し、奇数番の係数乗算器６２₁，６２₃，〜６２₂₅₅の係
数ｈ2(0)，ｈ2(1)〜ｈ2(127)はインパルス応答Ｈ2 に対
応する。各係数乗算器６２₀〜６２₂₅₅は５０ビットの乗
算結果を出力する。各係数乗算器６２₀〜６２₂₅₅の各出
力は加算器６３に供給される。加算器６３の出力信号が
本バイノーラルプロセッサの出力信号として出力端子Ｏ
ＵＴに供給される。なお、ＲＡＭ６１の記憶位置数及び
乗算回路６２の係数乗算器数はインパルス応答を展開す
る次数に対応すれば良く、係数乗算器のビット数は演算
精度上から定めれば良い。

【００１５】ＲＡＭ６１及び乗算回路６２の動作タイミ
ングはタイミング制御回路６４によって制御される。タ
イミング制御回路６４はディジタルオーディオ信号中に
含まれる同期信号に同期してタイミング信号を発生す
る。図７は入力端子ＩＮに供給されるディジタルオーデ
ィオ信号の構成を示しており、１サンプリング期間に相
当する１フレームは２つのサブフレームを有し、一方の
サブフレームに左チャンネル（チャンネル１）のディジ
タルオーディオ信号が形成され、他方のサブフレームに
右チャンネル（チャンネル２）のディジタルオーディオ
信号が形成される。フレームが１９２個で１ブロックを
形成する。各サブフレームの先頭部分には伝送の際の同
期をとるために８ビットからなる同期プリアンブル部が
設けられている。その同期プリアンブル部の種類には
Ｂ、Ｍ及びＷがある。Ｂはブロックの先頭及びフレーム
０のチャンネル１であることを意味し、Ｍはフレーム０
以外のチャンネル１であることを意味し、Ｗはチャンネ
ル１以外、すなわちチャンネル２であることを意味す
る。よって、タイミング制御回路６４は同期プリアンブ
ル部を検出し、その検出内容からオーディオ信号データ
の先頭及び左右チャンネルのいずれであるかを判断して
タイミング信号を発生するのである。

【００１６】次に、図６に示したバイノーラルプロセッ
サの動作を説明する。ここで、ディジタルオーディオ信
号がＬ₀，Ｒ₀，Ｌ₁，Ｒ₁，Ｌ₂，Ｒ₂……のサンプリング
の順番で入力端子ＩＮに供給されるとする。Ｌ₀，Ｌ₁，
Ｌ₂……は左チャンネルのオーディオ信号データであ
り、Ｒ₀，Ｒ₁，Ｒ₂……は右チャンネルのオーディオ信
号データである。また、１対の左右チャンネルのオーデ
ィオ信号データが１サンプリング期間（例えば，［１／
（４４．１×１０³)]秒）毎に供給される。

【００１７】先ず、オーディオ信号データＬ₀がＲＡＭ
６１の記憶位置６１₀に保持され、次に、オーディオ信
号データＬ₀が記憶位置６１₁に転送されて保持されると
共にオーディオ信号データＲ₀がＲＡＭ６１の記憶位置
６１₀に保持される。これが１サンプリング期間内にお
けるＲＡＭ６１の動作であり、以後入力されるオーディ
オ信号データＬ₁，Ｒ₁，Ｌ₂，Ｒ₂……に対しても繰り返
されることになる。ＲＡＭ６１の各記憶位置に保持され
たオーディオ信号データはタイミング信号に応じて全て
読み出されて乗算回路６２の対応する係数乗算器におい
て係数と乗算される。

【００１８】左チャンネルのオーディオ信号データがＲ
ＡＭ６１の偶数番の記憶位置６１₀，６１₂，〜６１₂₅₄
に保持されているとき、すなわち、右チャンネルのオー
ディオ信号データがＲＡＭ６１の奇数番の記憶位置６１
₁，６１₃，〜６１₂₅₅に保持されているときが左チャン
ネルの出力データを発生するときである。例えば、図８
(a) に示すように記憶位置６１₀，６１₁，〜６１₂₅₄，
６１₂₅₅にオーディオ信号データＬ₁₂₇，Ｒ₁₂₇，……
Ｌ₀，Ｒ₀が保持されていると、係数乗算器６２₀，６２₁
〜６２₂₅₄，６２₂₅₅ではＬ₁₂₇×ｈ1(0)，Ｒ₁₂₇×ｈ2
(0)，……Ｌ₀×ｈ1(127)，Ｒ₀×ｈ2(127)の乗算が行な
われる。この乗算結果は加算器６３に供給されて加算さ
れるので、

【００１９】

【数１】Ｌ₁₂₇×ｈ1(0)＋Ｒ₁₂₇×ｈ2(0)＋……＋Ｌ₀×ｈ1(127)＋Ｒ₀×ｈ2(127) …………(1) が算出される。この加算結果が左チャンネルの出力デー
タである。また、右チャンネルのオーディオ信号データ
がＲＡＭ６１の偶数番の記憶位置６１₀，６１₂，〜６１
₂₅₄に保持されているとき、すなわち、左チャンネルの
オーディオ信号データがＲＡＭ６１の奇数番の記憶位置
６１₁，６１₃，〜６１₂₅₅に保持されているときが右チ
ャンネルの出力データを発生するときである。図８(a)
に示した１／２サンプリング期間状態の次の１／２サン
プリング期間状態においては、図８(b) に示すように記
憶位置６１₀，６１₁，〜６１₂₅₄，６１₂₅₅にオーディオ
信号データＲ₁₂₈，Ｌ₁₂₇……Ｒ₁，Ｌ₀が保持される。係
数乗算器６２ ₀，６２₁〜６２₂₅₄，６２₂₅₅ではＲ₁₂₈×
ｈ1(0)，Ｌ₁₂₇×ｈ2(0)，……Ｒ₁×ｈ1(127)，Ｌ₀×ｈ2
(127)の乗算が行なわれる。この乗算結果は加算器６３
に供給されて加算されるので、

【００２０】

【数２】Ｒ₁₂₈×ｈ1(0)＋Ｌ₁₂₇×ｈ2(0)＋……＋Ｒ₁×ｈ1(127)＋Ｌ₀×ｈ2(127) …………(2) が算出される。この加算結果が右チャンネルの出力デー
タである。図９は本願第１の発明の他の実施例を示して
いる。ここでは次数ｎ＝127 の例とする。図９に示した
バイノーラルプロセッサにおいては、入力端子ＩＮ及び
出力端子ＯＵＴに接続したデータバス７１が設けられて
いる。データバス７１にはデータＲＡＭ７２、乗算器７
３及び加算器７４が接続されている。乗算器７３には更
に係数ＲＡＭ７５が接続されている。データＲＡＭ７２
には記憶位置が２ｎだけあり、その記憶位置にはデータ
Ｄ₀，Ｄ₁……Ｄ_2n-1が記憶される。係数ＲＡＭ７５には
２ｎだけの係数Ｃ₀，Ｃ₁……Ｃ_2n-1が予め書き込まれて
いる。この係数は、Ｃ₀＝ｈ1(0)，Ｃ₁＝ｈ2(0)，Ｃ₂＝
ｈ1(1)，……，Ｃ_2n-2＝ｈ1(127)，Ｃ₂ _n-1＝ｈ2(127)の
如く設定されている。係数ＲＡＭ７５からは１／２サン
プリング期間毎に１つの係数が読み出され乗算器７３に
供給される。加算器７４は乗算器７３の乗算結果を累算
して出力する。

【００２１】データＲＡＭ７２、乗算器７３、加算器７
４及び係数ＲＡＭ７５の動作はシーケンスコントローラ
７６によって制御される。シーケンスコントローラ７６
は予め定められたプログラムに従ってデータＲＡＭ７
２、乗算器７３、加算器７４及び係数ＲＡＭ７５に動作
指令を発生する。かかる構成における動作について図１
０に示したフロー図に従って説明する。シーケンスコン
トローラ７６は１／２サンプリング期間毎に先ず、入力
オーディオ信号データに従ってデータＲＡＭ７２のデー
タを更新させる（ステップＳ１）。すなわち、上記した
ようにサンプリングされたオーディオ信号データが左チ
ャンネルのオーディオ信号データＬ_x（ｘは０，１，２
……）、次いで右チャンネルのオーディオ信号データＲ
_xの順に供給されるので、入力されたオーディオ信号デ
ータは先ずＤ₀となり、その後、１／２サンプリング期
間毎に入力順にＤ_2n- ₁に向って順にシフトすることとな
る。よって、それまでのオーディオ信号データＤ
_i-1（ｉ＝１，２，……２ｎ−１）はデータＤ_iとされ、
新たな入力オーディオ信号データがＤ₀とされてＲＡＭ
７２に記憶される。

【００２２】次に、加算器７４による累算結果Ｓが０と
され、変数ｊが０とされ（ステップＳ２）、データＲＡ
Ｍ７２からデータＤ_jが読み出されて乗算器７３に供給
され（ステップＳ３）、係数ＲＡＭ７５からＣ_jが読み
出されて乗算器７３に供給される（ステップＳ４）。シ
ーケンスコントローラ７６は乗算器７３にＤ_j×Ｃ_jの乗
算を行なわせ、その乗算結果Ｍを加算器７４に出力させ
る（ステップＳ５）。加算器７４において乗算結果Ｍに
累算結果Ｓを加算させてそれを新たな累算結果Ｓとさせ
る（ステップＳ６）。ステップＳ６の実行後、シーケン
スコントローラ７６は変数ｊに１を加算させ（ステップ
Ｓ７）、新たな変数ｊが２ｎに達したか否かを判別する
（ステップＳ８）。ｊ＜２ｎならば、ステップＳ３に移
行して上記のステップＳ３〜Ｓ８の動作を繰り返す。ｊ
＝２ｎならば、加算器７４の累算結果Ｓを出力端子ＯＵ
Ｔに供給させる（ステップＳ９）。その後、新たな１／
２サンプリング期間の開始でステップＳ１に戻り、上記
の動作を繰り返す。ただし、この一巡の演算は、１／２
サンプリング期間内に終了するものとする。これにより
上記の式(1) 及び(2) と同様な結果が得られる。

【００２３】図１１は本願第２の発明の実施例を示して
いる。図１１に示したバイノーラルプロセッサにおいて
は、入力端子ＩＮには乗算回路８１が接続されている。
乗算回路８１は入力端子ＩＮに接続された２５６個数の
係数乗算器８１₀〜８１₂₅₅を有し、図６に示した乗算回
路６２と同様の構成である。乗算回路８１の係数乗算器
８１₀〜８１₂₅₅には加算機能を備えたシフトレジスタ８
２が接続されている。シフトレジスタ８２は５０ビット
を１データとして２５６データ分の記憶位置８２₀〜８
２₂₅₅を有している。その各記憶位置８２₀〜８２₂₅₅に
入力されたデータは加算された後、加算された各記憶位
置のオーディオ信号データが記憶位置８２ ₀に向って４
４．１ＫＨｚ×２の周波数で並列に１記憶位置ずつシフ
トし、記憶位置８２₀のオーディオ信号データが出力端
子ＯＵＴから出力されるようになっている。

【００２４】乗算回路８１及びシフトレジスタ８２の動
作タイミングはタイミング制御回路８３によって制御さ
れる。タイミング制御回路８３はディジタルオーディオ
信号中に含まれる同期信号に同期してタイミング信号を
発生する。次に、図１１の構成の動作を説明する。ディ
ジタルオーディオ信号は図６の場合と同様にＬ₀，Ｒ₀，
Ｌ₁，Ｒ₁，Ｌ₂，Ｒ₂……のサンプリングの順番で入力端
子ＩＮに供給されるとする。また、シフトレジスタ８２
の記憶位置８２₀〜８２₂₅₅はオーディオ信号データＬ₀
の入力前に初期状態となり全て０となっている。

【００２５】先ず、オーディオ信号データＬ₀が係数乗
算器８１₀〜８１₂₅₅に各々供給され、係数乗算器８１₀
〜８１₂₅₅において対応する係数ｈ2(0)，ｈ1(0)，ｈ2
(1)〜ｈ2(127)，ｈ1(127)と乗算される。すなわち、図
１２に示すように係数乗算器８１₀からはＬ₀×ｈ1(0)が
記憶位置８２₀に、係数乗算器８１₁からはＬ₀×ｈ1(0)
が記憶位置８２₁に、………係数乗算器８１₂₅₄からはＬ
₀×ｈ2(127)が記憶位置８２₂₅₄に、そして係数乗算器８
１₂₅₅からはＬ₀×ｈ1(127)が記憶位置８２₂₅₅に対して
各々出力される。シフトレジスタ８２は各記憶位置８２
₀〜８２₂₅₅において係数乗算器８１₀〜８１₂₅₅各々から
供給される値と０とを各々加算する。その加算後、各記
憶位置のデータを記憶位置８２₀に向って１記憶位置だ
け各々移動させる。よって、記憶位置８２₂₅₅のデータ
値は０となり、記憶位置８２₀のオーディオ信号データ
Ｌ₀×ｈ2(0)が出力端子ＯＵＴから出力される。

【００２６】次に、オーディオ信号データＲ₀が係数乗
算器８１₀〜８１₂₅₅に各々供給されると、係数乗算器８
１₀からはＲ₀×ｈ2(0)が記憶位置８２₀に、係数乗算器
８１₁からはＲ₀×ｈ1(0)が記憶位置８２₁に、………係
数乗算器８１₂₅₄からはＲ₀×ｈ2(127)が記憶位置８２
₂₅₄に、そして係数乗算器８１₂₅₅からはＲ₀×ｈ1(127)
が記憶位置８２₂₅₅に対して各々出力される。シフトレ
ジスタ８２は各記憶位置８２₀〜８２₂₅₅において係数乗
算器８１₀〜８１₂₅₅各々から供給される値と既に記憶し
ている値とを各々加算する。加算の結果、記憶位置８２
₂₅₅では０＋Ｒ₀×ｈ1(127)、記憶位置８２₂₅₄ではＬ₀×
ｈ1(127)＋Ｒ₀×ｈ2(127)、……記憶位置８２₁ではＬ₀
×ｈ2(1)＋Ｒ₀×ｈ1(0)、記憶位置８２₀ではＬ₀×ｈ1
(0)＋Ｒ₀×ｈ2(0)が得られる。その加算後、各記憶位置
のデータは記憶位置８２₀に向って１記憶位置だけ各々
移動される。よって、記憶位置８２₂₅₅のデータ値は０
となり、記憶位置８２₀のオーディオ信号データＬ₀×ｈ
1(0)＋Ｒ₀×ｈ2(0)が左チャンネルのバイノーラル処理
されたオーディオ信号として出力端子ＯＵＴから出力さ
れる。

【００２７】次いで、オーディオ信号データＬ₁が係数
乗算器８１₀〜８１₂₅₅に各々供給されると、上記の動作
を繰り返して出力端子ＯＵＴからＬ₀×ｈ2(1)＋Ｒ₀×ｈ
1(0)＋Ｌ₁×ｈ2(0)が右チャンネルのバイノーラル処理
されたオーディオ信号として出力される。更に、新たな
入力オーディオ信号データＲ₁，Ｌ₂，Ｒ₂……について
も同様の動作を繰り返して出力端子ＯＵＴから計算結果
のデータが出力される。

【００２８】換言すると、次のようになる。先ず、シフ
トレジスタ８２のいずれかの記憶位置に着目して、今、
記憶位置８２₂₅₅が０とする。このとき係数乗算器８１
₂₅₅にＬ₀が入力される。これにより記憶位置８２₂₅₅は
Ｌ₀×h1(127) となる。次のＲ₀入力のとき記憶位置８２
₂₅₅の内容は記憶位置８２₂₅₄に転送されており、これに
Ｒ₀が係数乗算器８１₂₅₄に入った結果が加算される。よ
って、記憶位置８２₂₅₄の内容はＬ₀×h1(127) ＋Ｒ₀×h
2(127) である。これを繰り返すことにより出力端子Ｏ
ＵＴから出力される処理結果は式(1) 及び(2) に示した
如くなる。ただし、右チャンネルの処理結果は正確には
式(2) ではなく次の式 (2)´のようになる。

【００２９】

【数３】Ｒ₁₂₇×h1(0) ＋Ｌ₁₂₈×h2(0) ＋……＋Ｒ₀×h1(127) ＋Ｌ₁×h2(127) ……… (2)´ 以上の実施例においては、演算処理の結果は上記の式
(1) 及び(2) 又は (2)´となる。ここで、左チャンネル
の式(1) についてはサンプリングのデータとその時点の
データに掛けるべき係数は従来通りとなり問題はない。
一方、右チャンネルについては式(2) の場合、Ｈ1 側の
係数にかけるべき右チャンネルのデータが１サンプリン
グ期間だけ新しい（遅れた時点の）データとなってい
る。また、式(2)´の場合には、Ｈ2 側の係数にかける
べき左チャンネルのデータが１サンプリング期間だけ新
しい（遅れた時点の）データとなっている。このことは
厳密にいえば、正確な処理ではない。よって、このよう
な僅かな時間差がデータにあるので、誤差が大きく生じ
て主に定位に支障をきたすのは高音域においてである。
ところが、高音域においては聴感上定位感は低いので実
用上の問題はない。一方、低音域においては、このよう
な僅かな時間差のデータを用いても、データにそれほど
差がないので誤差は小さくて済む。従って、実用上は十
分である。

【００３０】しかしながら、実際に、このような誤差が
問題となる場合は次のようにする。例えば、図６に示し
た実施例においてはＲＡＭ６１に左右チャンネルのオ―
ディオ信号デ―タをペアとして書き込んでいき、図１３
に示すように実線の乗算と破線の乗算を行なった後、ペ
アで、すなわち２記憶位置分のシフトを行なうようにし
ても良い。又はＬクロック（１サンプリング期間毎の前
半の１／２期間）で２回転送し、Ｒクロック（１サンプ
リング期間毎の後半の１／２期間）のときは反転する。
これにより、右チャンネルの処理結果は従来の処理の結
果と同様に次の式(3) となる。

【００３１】

【数４】Ｒ₁₂₇×ｈ1(0)＋Ｌ₁₂₇×ｈ2(0)＋……＋Ｒ₀×ｈ1(127)＋Ｌ₀×ｈ2(127) …………(3) また、図１１に示した実施例に対しては、図１４に示す
ように記憶位置８４₀〜８４₁₂₇（シストレジスタ８２の
半分）でその各記憶位置が２入力のシフトレジスタ８４
を設け、乗算回路８１の各係数乗算器からの左右チャン
ネルのオ―ディオ信号デ―タに係数を乗算した結果をペ
アで対応するシフトレジスタ８４の記憶位置に供給し、
そこで先ずペアの各乗算結果と既に保持されたデ―タと
の累算を行なった後、その累算結果をシフトすることに
より可能である。

【００３２】なお、上記した各実施例においては本発明
を各回路よりいわゆるハ―ド的に構成したが、ＤＳＰ
（ディジタル信号プロセッサ）を用いてプログラムに従
った動作により上記の構成をいわゆるソフト的に実現さ
せることも可能である。

【００３３】

【発明の効果】以上の如く、本願第１の発明のバイノー
ラルプロセッサにおいては、供給されるオーディオ信号
データが少なくとも連続する２チャンネル分だけ記録手
段に更新しつつ記憶され、１サンプリング期間毎の前半
の１／２期間内において記録手段に記憶された一方のチ
ャンネルのオーディオ信号データに対して第１インパル
ス応答を示す少なくとも１つの第１係数が乗算されかつ
記憶手段に記憶された他方のチャンネルのオーディオ信
号データに対して第１インパルス応答とは異なる第２イ
ンパルス応答を示す少なくとも１つの第２係数が乗算さ
れ、その各乗算結果が加算されて一方のチャンネルのバ
イノーラル処理を施したオーディオ信号データとして出
力される。また、１サンプリング期間毎の後半の１／２
期間内において記憶手段に記憶された一方のチャンネル
のオーディオ信号に対して第２係数が乗算されかつ記憶
手段に記憶された他方のチャンネルのオーディオ信号に
対して第１係数が乗算され、その各乗算結果が加算され
て他方のチャンネルのバイノーラル処理を施したオーデ
ィオ信号データとして出力される。

【００３４】本願第２の発明のバイノーラルプロセッサ
においては、供給されるオーディオ信号データに対して
第１インパルス応答を示す少なくとも１つの第１係数及
び第１インパルス応答とは異なる第２インパルス応答を
示す少なくとも１つの第２係数が各々乗算され第１及び
第２乗算結果が各々得られ、第１及び第２記憶位置を有
し１サンプリング期間の１／２期間毎に第１及び第２乗
算結果と第１及び第２記憶位置に記憶された各データ値
とが個別に加算されてその各加算結果が第１及び第２記
憶位置に各々記憶され、その後、第２記憶位置に記憶さ
れたデータがバイノーラル処理を施したオーディオ信号
データとして出力され、第１記憶位置に記憶されたデー
タが第２記憶位置に転送されて記憶される。

【００３５】すなわち、本願第１及び第２の発明によれ
ば、１サンプリング期間毎の前半の１／２期間で一方の
チャンネルのオーディオ信号データにバイノーラル処理
を施すべくディジタルフィルタを構成し、後半の１／２
期間で他方のチャンネルのオーディオ信号データに対し
てバイノーラル処理を施すべくディジタルフィルタを構
成することにより、前後半各々でディジタルフィルタを
構成するＲＡＭ及び乗算回路の兼用を可能にしたので、
ディジタルフィルタの数を半分に減すことができる。ま
た、入力ディジタルオーディオ信号のチャンネル分離回
路や出力時の多重化回路が不要となる。よって、従来よ
り比較的簡単な構成にすることができると共に低コスト
化を図ることができる。

【図面の簡単な説明】

【図１】モノラル再生の場合のインパルス応答を示す図
である。

【図２】従来のモノラル用のバイノーラルプロセッサの
構成を示す概略図である。

【図３】ステレオ再生の場合のインパルス応答を示す図
である。

【図４】従来のステレオ用のバイノーラルプロセッサの
構成を示す概略図である。

【図５】従来のステレオ用のバイノーラルプロセッサの
具体的構成を示すブロック図である。

【図６】本願第１の発明の実施例を示すブロック図であ
る。

【図７】ディジタルオーディオ信号の構成を示す図であ
る。

【図８】図６のバイノーラルプロセッサの動作を示す図
である。

【図９】本願第１の発明の他の実施例を示すブロック図
である。

【図１０】図９のバイノーラルプロセッサの動作を示す
フロー図である。

【図１１】本願第２の発明の実施例を示すブロック図で
ある。

【図１２】図１１のバイノーラルプロセッサの動作を示
す図である。

【図１３】図６のバイノーラルプロセッサの改良例を示
す図である。

【図１４】図１１のバイノーラルプロセッサの改良例を
示す図である。

【主要部分の符号の説明】

２音源１１，２５バイノーラルプロセッサ１２，１３，２６〜２９ディジタルフィルタ４２〜４５，６１，７２，７５ＲＡＭ４６〜４９，６２，８１乗算回路

Claims

【特許請求の範囲】

【請求項１】少なくとも２チャンネルのディジタルオ
ーディオ信号がサンプリング順でかつ１サンプリング期
間内に一方のチャンネルのオーディオ信号データ、そし
て他方のチャンネルのオーディオ信号データの順に供給
され、それらオーディオ信号に対してバイノーラル処理
を施すバイノーラルプロセッサであって、供給されるオ
ーディオ信号データを少なくとも連続する２チャンネル
分だけ更新しつつ記憶する記憶手段と、前記１サンプリ
ング期間毎の前半の１／２期間内において前記記憶手段
に記憶された一方のチャンネルのオーディオ信号データ
に対して第１インパルス応答を示す少なくとも１つの第
１係数を乗算しかつ前記記憶手段に記憶された他方のチ
ャンネルのオーディオ信号データに対して前記第１イン
パルス応答とは異なる第２インパルス応答を示す少なく
とも１つの第２係数を乗算し前記１サンプリング期間毎
の後半の１／２期間内において前記記憶手段に記憶され
た一方のチャンネルのオーディオ信号に対して前記第２
係数を乗算しかつ前記記憶手段に記憶された他方のチャ
ンネルのオーディオ信号に対して前記第１係数を乗算す
る乗算手段と、前記前半の１／２期間内において前記乗
算手段の各乗算結果を加算して前記一方のチャンネルの
バイノーラル処理を施したオーディオ信号データとして
出力し前記後半の１／２期間内において前記乗算手段の
各乗算結果を加算して前記他方のチャンネルのバイノー
ラル処理を施したオーディオ信号データとして出力する
加算手段とを有することを特徴とするバイノーラルプロ
セッサ。
【請求項２】少なくとも２チャンネルのディジタルオ
ーディオ信号がサンプリング順でかつ１サンプリング期
間内に一方のチャンネルのオーディオ信号データ、そし
て他方のチャンネルのオーディオ信号データの順に供給
され、それらオーディオ信号に対してバイノーラル処理
を施すバイノーラルプロセッサであって、供給されるオ
ーディオ信号データに対して第１インパルス応答を示す
少なくとも１つの第１係数及び前記第１インパルス応答
とは異なる第２インパルス応答を示す少なくとも１つの
第２係数を各々乗算して第１及び第２乗算結果を各々得
る乗算手段と、第１及び第２記憶位置を有し前記１サン
プリング期間の１／２期間毎に前記第１及び第２乗算結
果と前記第１及び第２記憶位置に記憶された各データ値
とを個別に加算してその各加算結果を前記第１及び第２
記憶位置に各々記憶させる加算記憶手段と、前記加算記
憶手段による前記第１及び第２記憶位置への記憶後、前
記第２記憶位置に記憶されたデータをバイノーラル処理
を施したオーディオ信号データとして出力し前記第１記
憶位置に記憶されたデータを前記第２記憶位置に転送し
て記憶させるシフト手段とを有することを特徴とするバ
イノーラルプロセッサ。