JPH0520203A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ側のアクセス時間の遅さが原因で処理
システムの停止が生じにくいメモリアスセス制御装置を
提供すること。 【構成】 制御装置側はＣＰＵ１とアクセスウェイト可
変回路２とを備え、ＲＯＭ４より取り出したデータが違
法オぺコードであるならば（Ｓ１１０：ＹＥＳ）、アク
セスウェイト可変回路２を制御してアクセスウェイトを
追加して命令取り出し時間を延ばす（Ｓ１３０）。そし
て、ＲＯＭ４内の違法オペコードをフェッチしたアドレ
スのデータを再度取り出す（Ｓ１４０）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリに対するアクセ
ス時の命令取り出し時間が可変であるメモリアクセス制
御装置に関する。

【０００２】

【従来の技術】従来より、ＣＰＵ（中央処理装置）がメ
モリに対してアクセスする際の命令取り出し時間が可変
であるメモリアクセス制御装置が知られている。そし
て、高速処理を実現するために、このメモリへのアクセ
スは、メモリ側のアクセス時間に対して仕様基準値ぎり
ぎりのタイミングとなるようなＣＰＵの命令取り出し時
間を設定して行っていた。。

【０００３】

【発明が解決しようとする課題】しかしながら、メモリ
側のアクセス時間は、例えばメモリ自体あるいは付随す
るバッファ、デコーダ等の製造誤差や、温度変化、電圧
変動による誤差等により仕様基準値からずれて遅くなっ
てしまう場合がある。そうした場合、仕様基準値ぎりぎ
りのタイミングでは、メモリから正しいデータを取り出
すことができず、取り出した値を違法オペコードとみな
し、処理システムの制御をその時点で停止させていた。

【０００４】すると、作業者はシステムにリセットをか
けて最初から起動させ直す必要があり効率が悪い。そし
て、仕様基準値からずれて遅くなる原因を解消させない
限り取り出した値を違法オペコードとみなし、処理シス
テムの制御をその時点で停止させてしまうので、例え
ば、作業者がＣＰＵの命令取り出し時間を遅くするよ
う、いわゆるウェイトをかける等の設定作業を行わなく
てはならない。そして、その作業をいちいち作業者が行
なうのは非常に面倒である。

【０００５】そこで本発明は、上記の課題を解決するこ
とを目的とし、メモリ側のアクセス時間の遅さが原因で
処理システムの停止が生じにくいメモリアクセス制御装
置を提供することにある。

【０００６】

【課題を解決するための手段】かかる目的を達成すべ
く、本発明は課題を解決するための手段として次の構成
を取った。即ち、メモリに対するアクセス時の命令取り
出し時間が可変であるメモリアクセス制御装置におい
て、前記メモリから取り出したデータが違法オペコード
であるか否かを判断し、違法オペコードであった場合に
は、前記命令取り出し時間を延ばして再度前記データを
取り出させるリトライ制御手段を備えたことを特徴とす
るメモリアクセス制御装置の構成がそれである。

【０００７】

【作用】上記構成を有する本発明のメモリアクセス制御
装置は、リトライ制御手段により、メモリから取り出し
たデータが違法オペコードであるか否かを判断し、違法
オペコードであった場合には、メモリに対するアクセス
時の命令取り出し時間を延ばして再度データを取り出さ
せることができる。

【０００８】

【実施例】以下、本発明の実施例を図面と共に説明す
る。図１は本実施例のメモリアクセス制御装置の電気系
統の構成を示すブロック図である。制御装置側はＣＰＵ
１とアクセスウェイト可変回路２とを備えており、ＣＰ
Ｕ１はメモリであるＲＯＭ４とアドレスバス６及びデー
タバス８で互いに接続されている。データバス８の途中
にはデータバスバッファ１０が介装されている。

【０００９】また、アドレスバス６から分岐したチップ
イネーブル（chip enable）ライン１２はデコーダ１４
を介してＲＯＭ４のチッピイネーブル入力ピンに接続さ
れている。そして、ＣＰＵ１とＲＯＭ４のアウトプット
イネーブル（output enable）入力ピンとは出力イネー
ブルライン１６により接続されている。

【００１０】こうして構成されるメモリ側のアクセス時
間について説明する。例えばＲＯＭ４の仕様値が２００
ｎｓ（ナノ秒）、データバスバッファ１０の仕様値が１
０ｎｓ、デコーダ１４の仕様値が１０ｎｓであるとする
と、その総計の２２０ｎｓがアクセス時間の仕様値であ
る。

【００１１】そして、制御装置側がメモリ側に対して命
令を送り、その命令を取り出し終わるまでの時間として
設定される命令取り出し時間は、ＣＰＵ１の基準値に、
必要に応じてアクセスウェイト可変回路２によりアクセ
スウェイトを追加して設定される。本実施例では、通常
ＣＰＵ１の基準値が２２０ｎｓにされており、アクセス
ウェイトを１追加する毎に５０ｎｓづつ増加できるよう
に構成されている。

【００１２】また、この命令取り出し時間は、高速処理
を実現するために、メモリ側のアクセス時間に対して仕
様基準値ぎりぎりのタイミングとなるよう設定されてい
る事が多く、本実施例でも、アクセスウェイトを０にし
てＣＰＵ１の基準値の２２０ｎｓとし、メモリ側のアク
セス時間の仕様値と同じ２２０ｎｓになるように設定さ
れている。

【００１３】次に本実施例のメモリアクセス制御装置に
よりメモリ側のデータにアクセスする際のアクセス制御
処理を、図２のフローチャートに基づいて説明する。ま
ずＣＰＵ１がＲＯＭ４よりデータを取り出す（ステップ
１００、以下単にＳ１００で表す。以下同様。）。この
際の命令取り出し時間は、上述したようにアクセスウェ
イトを０にした２２０ｎｓである。

【００１４】そして、取り出したデータが違法なオペコ
ードか否かを判断する（Ｓ１１０）。このオペコードと
はオペレーションコードを略したもので、この命令がど
の様な演算を要求しているかを示すためのディジタルコ
ードである。ＲＯＭ４内に記憶されているオペコードは
予め決められており、それらの所定のオペコード以外の
データが取り出された時には、それを違法オペコードと
して判断する。

【００１５】取り出したデータが違法オペコードでない
場合には（Ｓ１１０：ＮＯ）、そのリードデータに応じ
た一連の処理を実行し（Ｓ１２０）、次の処理に移行す
る。また、取り出したデータが違法オペコードであった
場合には（Ｓ１１０：ＹＥＳ）、Ｓ１３０の処理に移行
するのであるが。ここで、取り出したデータが違法オペ
コードとなる理由の一つを説明しておく。

【００１６】メモリ側のアクセス時間の仕様値は、上述
したようにＲＯＭ４が２００ｎｓ、データバスバッファ
１０が１０ｎｓ、デコーダ１４が１０ｎｓであるとする
と、その総計の２２０ｎｓである。しかし、アクセス時
間の実力値は、例えばＲＯＭ４自体あるいはバッファ１
０、デコーダ１４の製造誤差や、温度変化、電圧変動に
よる誤差により仕様基準値からずれて遅くなってしまう
場合がある。

【００１７】ＲＯＭ４の仕様値は一般使用環境における
最大値を採用してあり、最も遅くなった場合の実力値が
２００ｎｓであったとしても、バッファ１０、デコーダ
１４の実力値が例えばそれぞれ１５ｎｓになった場合に
は、アクセス時間の実力値は２３０ｎｓとなる。

【００１８】そうした場合、仕様基準値ぎりぎりのタイ
ミングで設定した命令取り出し時間、例えば上述したよ
うにアクセスウェイトを０にした２２０ｎｓでの命令取
り出し時間では、アクセス時間の実力値より短くなって
しまう。そのため、ＲＯＭ４から正しいデータを取り出
すことができず、取り出した値を違法オペコードとみな
す事になるのである。

【００１９】このような理由により、取り出したデータ
が違法オペコードであった場合には（Ｓ１１０：ＹＥ
Ｓ）、アクセスウェイト可変回路２を制御してアクセス
ウェイトを追加して命令取り出し時間を延ばす（Ｓ１３
０）。本実施例では、このＳ１３０の処理でアクセスウ
ェイトを１だけ追加し、すなわちアクセスウェイトを０
から１にして、ＣＰＵ１の基準値の２２０ｎｓに１アク
セスウェイト分の５０ｎｓを加えて２７０ｎｓとする。

【００２０】次に、この２７０ｎｓの命令取り出し時間
で、ＲＯＭ４内の違法オペコードをフェッチしたアドレ
スのデータを再度取り出す（Ｓ１４０）。そして、再度
取り出したデータが違法なオペコードか否かを判断する
（Ｓ１５０）。違法オペコードでない場合には（Ｓ１５
０：ＮＯ）、Ｓ１３０で追加したアクセスウェイトを削
除して、命令取り出し時間をアクセスウェイトを０であ
る元の２２０ｎｓとする（Ｓ１６０）。そして、Ｓ１４
０で取り出したリードデータに応じた一連の処理を実行
し（Ｓ１２０）、次の処理に移行する。

【００２１】一方、２７０ｎｓの命令取り出し時間で取
り出したデータが違法オペコードであった場合には（Ｓ
１５０：ＹＥＳ）、例えば図示しない表示装置にエラー
を表示して（Ｓ１７０）、制御処理を終了させる。な
お、本実施例では、Ｓ１５０において、違法オペコード
であると判断された場合には、すぐにエラー表示をして
制御処理を終了させるようにしてある。しかし、例え
ば、追加したアクセスウェイト数を判断するステップを
Ｓ１７０の直前に設け、アクセスウェイト数が所定数
（例えば３）以下の場合にはＳ１３０に戻って以下の処
理を繰り返すように構成してもよい。

【００２２】この場合には、Ｓ１３０の処理を繰り返す
毎に命令取り出し時間が５０ｎｓづつ増加し、つまり、
１アクセスウェイト分の５０ｎｓを加えた２７０ｎｓ、
２アクセスウェイト分の１００ｎｓを加えた３２０ｎ
ｓ、３アクセスウェイト分の１５０ｎｓを加えた３７０
ｎｓの３種類の命令取り出し時間で３回リトライするこ
とができる。

【００２３】メモリ側のアクセス時間が上述した通常の
原因による誤差の範囲で遅くなる分には、本実施例のよ
うに１アクセスウェイト分の５０ｎｓを加えた２７０ｎ
ｓの命令取り出し時間でほぼ対処できると思われる。余
裕をもって３７０ｎｓまでリトライすれば十分であろ
う。なお、Ｓ１３０での１アクセスウェイトを５０ｎｓ
でなく、１００ｎｓ、２００ｎｓ等の値に変更して設定
しておいてもよい。

【００２４】そして、３７０ｎｓでのアクセスでも正し
い値が取り出せない場合は、その原因が単なる製造誤差
や、温度変化、電圧変動による誤差でなかったり、アク
セス時間の遅れではない場合も考えられるので、適当な
値の命令取り出し時間でのアクセスで見切りを付けるよ
うにしてある。

【００２５】このように、取り出したデータが違法オペ
コードであった場合には、アクセスウェイトを追加して
命令取り出し時間を延ばし、再度データを取り出させる
ことができる。そのため、メモリ側のアクセス時間がＲ
ＯＭ４あるいは付随するバッファ１０、デコーダ１４の
製造誤差や、温度変化、電圧変動による誤差により仕様
基準値からずれて遅くなってしまい、取り出した値を違
法オペコードとみなしてしまった場合でも、再度のアク
セスで正しいオペコードを取り出すことができる。

【００２６】従って、一度の違法オペコードのフェッチ
ですぐにシステムの制御を停止させてしまい、その毎に
作業者によりリセットがかけられて、起動させ直される
等の作業を待つといった不都合もなくなる。以上本発明
の実施例について説明したが、本発明はこうした実施例
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々なる態様で実施しえることは勿論であ
る。

【００２７】

【発明の効果】以上詳述したように本発明のメモリアク
セス制御装置は、メモリから取り出したデータが違法オ
ペコードであった場合には、メモリに対するアクセス時
の命令取り出し時間を延ばして再度データを取り出させ
ることができるので、メモリ側のアクセス時間の遅さが
原因で処理システムの停止が生じにくいという効果を奏
する。

【図面の簡単な説明】

【図１】本発明の一実施例であるメモリアクセス制御装
置の電気系統の構成を示す説明図である。

【図２】アクセス制御処理を示すフローチャートであ
る。

【符号の説明】

１…ＣＰＵ ２…アクセスウェ
イト可変回路 ４…ＲＯＭ １０…データバスバ
ッファ １４…デコーダ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 メモリに対するアクセス時の命令取り出
   し時間が可変であるメモリアクセス制御装置において、 前記メモリから取り出したデータが違法オペコードであ
   るか否かを判断し、違法オペコードであった場合には、
   前記命令取り出し時間を延ばして再度前記データを取り
   出させるリトライ制御手段を備えたことを特徴とするメ
   モリアクセス制御装置。