JPH05198783A

JPH05198783A - 半導体集積回路装置の製造方法

Info

Publication number: JPH05198783A
Application number: JP981092A
Authority: JP
Inventors: Mitsuo Usami; 光雄宇佐美
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-23
Filing date: 1992-01-23
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】ＳＯＩ（Silicon On Insulator）構造の半導
体ウエハのチップ領域内に敷き詰め配置された複数のマ
クロセルのうち、不良マクロセルを取り出し、代わりに
良マクロセルを配置することにより、半導体チップを救
済する半導体集積回路装置の製造方法において、裏面側
分割溝部分で発生する応力に起因して半導体集積回路素
子形成用の半導体層等にクラックが発生する現象を抑制
する。【構成】チップ領域内に敷き詰め配置された複数のマ
クロセル７のうち、不良マクロセル７ａを取り出し、代
わりに良マクロセルを配置する不良マクロセル交換工程
を有し、それによって半導体チップを救済する半導体集
積回路装置の製造方法において、不良マクロセル７ａを
取り出すために、ウエハ５の裏面から裏面側Ｕ溝２９を
形成する際に、裏面側Ｕ溝２９の底部外周にテーパ部３
０が形成されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、半導体集積回路装置の製造工程
におけるチップ救済技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の製造工程における
チップ救済技術については、例えば特願平２−３３２６
０４号に記載があり、その概要は次のとおりである。

【０００３】まず、第一次配線工程において、ＳＯＩ
（Silicon On Insulator）構造の半導体ウエハ（以下、
単にウエハということがある）のチップ領域内に同一回
路機能を有する複数のマクロセルを敷き詰めて配置す
る。

【０００４】マクロセルは、チップ領域内に半導体集積
回路を形成する基本的な回路要素であり、この段階で
は、個々のマクロセル同士は電気的に分離されている。

【０００５】また、マクロセルの周囲には、ＳＯＩ構造
のウエハの埋め込み絶縁層に達する、あるいは若干埋め
込み絶縁層よりも深い位置にまで達する主面側分割溝が
形成されており、その溝の内部には二酸化ケイ素（Ｓｉ
Ｏ₂)からなる絶縁膜が埋め込まれている。

【０００６】続いて、チップ領域内の各マクロセルの回
路機能および電気的特性を検査する。その後、その検査
によって不良と判定されたマクロセルの周囲の主面側分
割溝内の絶縁膜を除去した後、ＳＯＩ構造のウエハの裏
面において、不良のマクロセルの周囲に当たる位置に、
主面側分割溝に達する裏面側分割溝を形成し、不良マク
ロセルを取り出す。

【０００７】次いで、不良マクロセルと同様の方法によ
って、例えば他のウエハから取り出した良マクロセル
を、不良マクロセルを取り出した位置にはめ込む。この
時、従来は、裏面側分割溝の側面と底面との成す角が、
ほぼ直角になっている。

【０００８】その後、裏面側分割溝内にポリイミド等の
ような合成樹脂を埋め込むことにより、良マクロセルを
固定した後、第二次配線工程において、チップ領域内の
マクロセル間を配線によって電気的に接続し、チップ領
域内に所定の半導体集積回路を形成する。

【０００９】

【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。

【００１０】すなわち、従来は、裏面側分割溝の側面と
底面との成す角がほぼ直角となっていたので、裏面側分
割溝内の埋め込み材料の残留応力、または、良マクロセ
ル固定工程後の所定の熱処理中に裏面側分割溝部分で発
生する埋め込み材料に起因する応力等が、裏面側分割溝
の底部角に集中する結果、その底部角を起点として、Ｓ
ＯＩ構造のウエハを構成する埋め込み絶縁層および半導
体集積回路素子形成用の半導体層等にクラックが入り、
半導体集積回路装置の信頼性および歩留りが低下する問
題があった。

【００１１】本発明は上記課題に着目してなされたもの
であり、その目的は、裏面側分割溝部分で発生する応力
に起因して半導体集積回路素子形成用の半導体層等にク
ラックが発生する現象を抑制することのできる技術を提
供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１４】すなわち、請求項１記載の発明は、半導体
基板上の埋め込み絶縁層上に半導体集積回路素子形成用
の半導体層を設けたＳＯＩ構造の半導体ウエハのチップ
領域に、同一回路機能を有する複数のマクロセルを配置
する第一次配線工程と、マクロセルの良否を検査する工
程と、前記半導体ウエハの主面において、前記マクロセ
ルの良否検査によって判定された不良マクロセルの周囲
に、前記埋め込み絶縁層よりも深い位置に達する主面側
分割溝を形成する主面側分割溝形成工程と、前記半導体
ウエハの裏面において、前記不良マクロセルの周囲にあ
たる位置に、前記埋め込み絶縁層に達する裏面側分割溝
を形成する裏面側分割溝形成工程と、前記主面側分割溝
形成工程および裏面側分割溝形成工程後に不良マクロセ
ルを取り出す工程と、前記不良マクロセルの位置に良マ
クロセルを嵌入した後、その良マクロセルを固定する工
程と、前記不良マクロセルの交換工程後のチップ領域内
のマクロセル間を接続して所定の半導体集積回路装置を
形成する第二次配線工程とを有する半導体集積回路装置
の製造方法であって、前記裏面側分割溝の底部外周にテ
ーパが形成されるように裏面側分割溝を掘る半導体集積
回路装置の製造方法とするものである。

【００１５】請求項２記載の発明は、前記良マクロセル
を固定する工程に際して、前記裏面側分割溝内に、光Ｃ
ＶＤ法によって無機物を埋め込み、前記良マクロセルを
固定する半導体集積回路装置の製造方法とするものであ
る。

【００１６】請求項３記載の発明は、前記良マクロセル
を固定する工程に際して、前記裏面側分割溝内に、テト
ラエトキシシランを用いたＣＶＤ法によって無機物を埋
め込み、前記良マクロセルを固定する半導体集積回路装
置の製造方法とするものである。

【００１７】

【作用】上記した請求項１記載の発明によれば、裏面側
分割溝の底部外周にテーパを形成したことにより、従
来、裏面側分割溝の底部の直角部分に集中して加わって
いた応力が分散されるので、その直角部分を起点として
半導体集積回路素子形成用の半導体層等にクラックが発
生する現象を抑制することが可能となる。

【００１８】また、一般的に、ガラス転移点が高く、融
点が高く、また、熱膨張係数が低い等の性質を有する無
機物を、裏面側分割溝内に埋め込む上記請求項２または
３記載の発明によれば、埋め込み材料に起因する応力発
生を抑制できるので、さらに、上記クラックの発生を抑
制することが可能となる。

【００１９】

【実施例１】図１は本発明の一実施例である半導体集積
回路装置の製造方法を説明するための工程図、図２は第
一次配線工程終了直後のウエハの全体平面図、図３は図
２のウエハに形成されたチップ領域の拡大平面図、図４
は図３のチップ領域内に形成されたマクロセルの拡大平
面図、図５は図４のマクロセル内に形成されたシフトレ
ジスタ回路部を示す回路図、図６はシフトレジスタ回路
部の同期を取るためのクロック信号のタイミングチャー
ト、図７はシフトレジスタ回路部の動作時における制御
線の信号レベルを示す図、図８は入力用シフトレジスタ
の記号図、図９は図８に示した入力用シフトレジスタの
内部回路図、図１０は出力用シフトレジスタの記号図、
図１１は図１０に示した出力用シフトレジスタの内部回
路図、図１２は第一次配線工程終了直後のウエハの要部
断面図、図１３はマクロセル検査工程中におけるウエハ
の要部断面図、図１４および図１５はウエハ裏面側分割
溝形成工程を説明するためのウエハの要部断面図、図１
６はウエハ主面側分割溝形成工程を説明するためのウエ
ハの要部断面図、図１７は図１６に示したウエハの平面
図、図１８は良マクロセル固定工程を説明するためのウ
エハの要部断面図、図１９はウエハ主面側溝埋め込み工
程を説明するためのウエハの要部断面図、図２０はウエ
ハ主面側平坦化工程終了直後のウエハの要部断面図であ
る。

【００２０】本実施例１においては、例えば論理ＬＳＩ
チップを製造する方法について説明する。ただし、製造
の対象とする半導体集積回路は、論理ＬＳＩに限定され
るものではなく種々変更可能である。

【００２１】図１に本実施例１の半導体集積回路装置の
製造工程を示す。本実施例１の半導体集積回路装置の製
造工程は、例えば次の４つの工程を有している。すなわ
ち、第一次配線工程１、マクロセル検査工程２、不良マ
クロセル交換工程３および第二次配線工程４である。そ
して、不良マクロセル交換工程３は、さらに、例えば後
述する７つの工程を有している。

【００２２】まず、第一次配線工程１が終了した直後の
ウエハの平面図を図２に示す。ウエハ５は、例えばシリ
コン（Ｓｉ）単結晶からなり、その直径は、例えば６イ
ンチ程度である。ウエハ５の主面上には、例えば３２個
のチップ領域６が配置されている。各チップ領域６の大
きさは、例えば２０mm×２０mm程度である。

【００２３】そのチップ領域６の拡大平面図を図３に示
す。各チップ領域６内には、例えば４００個のマクロセ
ル７が敷き詰めて配置されている。各マクロセル７の大
きさは、例えば１mm×１mm程度である。

【００２４】各マクロセル７には、同一回路機能を有す
るセル内回路が形成されている。ただし、この段階にお
いては、各マクロセル７間は配線接続されていない。す
なわち、各マクロセル７内のセル内回路は、それぞれ回
路的に独立した状態になっている。

【００２５】そのマクロセル７の拡大平面図を図４に示
す。マクロセル７の中央には、例えばセル内回路領域８
が配置されている。セル内回路領域８には、例えば３Ｋ
ゲート程度のゲートアレイ等のようなセル内回路が形成
されている。

【００２６】ただし、セル内回路はゲートアレイに限定
されるものではなく種々変更可能であり、例えば１６Ｋ
ｂ〜６４Ｋｂ程度のＳＲＡＭ(Static RAM)やアナログ回
路でも良い。

【００２７】セル内回路領域８の外周には複数の入出力
回路領域９が配置されている。各入出力回路領域９に
は、入出力バッファ等のような所定の入出力回路が形成
されている。

【００２８】また、各入出力回路領域９には、パッド１
０が配置されている。パッド１０は、第二次配線工程４
において、マクロセル７間を接続するためのパッドであ
る。

【００２９】パッド１０の数Ｎは、ゲート数をＧとする
とレンツ則から、例えばＮ＝1.９Ｇ^0.6となる。すなわ
ち、例えばＧ＝３０００ゲートの場合、パッド数Ｎ＝２
３２個である。したがって、各マクロセル７には、少な
くとも２３２個のパッド１０が形成されている。

【００３０】ところで、本実施例１においては、後述す
るようにマクロセル検査工程２において各マクロセル７
の電気的特性をプローバ等により検査する。しかし、１
mm角という微細なマクルセル７内の２３２個のパッド１
０に対してプローブ針を接触させるのは不可能である。
ＥＢ（Electron Beam)テスタを用いても同様である。

【００３１】そこで、本実施例１においては、スキャン
テスト法を応用することによってその問題を解決してい
る。一般的なスキャンテスト法については、例えばリア
ライズ社（REALIZE ・ INC.) 、昭和５９年２月２９日発
行、「カスタムＬＳＩ応用設計ハンドブック」Ｐ１５０
〜Ｐ１５４や特開昭５７−６９３４９号公報に記載があ
るのでここでは省略する。

【００３２】本実施例１においては、マクロセル７の主
面上に形成された小数個のテストパッド１１にプローブ
針を接触させて、セル内回路の電気的特性を検査するこ
とが可能となっている。

【００３３】各テストパッド１１は、例えば各マクロセ
ル７のセル内回路領域８上に配置されている。テストパ
ッド１１の数は、例えば５〜１１個程度である。この程
度のパッド数であれば、１mm角のマクロセル７であって
も、プローブ針を接触させるのに充分な大きさのテスト
パッド１１を形成できる。各テストパッド１１の大きさ
は、例えば５０μｍ×５０μｍ程度である。

【００３４】また、テストパッド１１は、マクロセル７
上に規則的に配置されている。すなわち、本実施例１で
は、マクロセル７およびテストパッド１１が規則的に配
置されているため、マクロセル７の検査に際し、各マク
ロセル７のテストパッド１１に対してプローブ針を規則
的に接触させることが可能になっている。したがって、
全マクロセル７の検査を速やかに、かつ能率的に行える
ようになっている。

【００３５】テストパッド１１は、例えば図４に示した
入出力回路部領域９の外周に配置された後述するシフト
レジスタ回路部を介してセル内回路と電気的に接続され
ている。シフトレジスタ回路部を図５に示す。

【００３６】シフトレジスタ回路部１２は、複数のシフ
トレジスタ１３が配線Ｄによって直列に接続され構成さ
れている。

【００３７】配線ＣＫ０，ＣＫ１は、図６に示すような
クロック信号を各シフトレジスタ１３に伝送するための
配線である。また、配線ＴＭ，ＯＳは、シフトレジスタ
回路部１２の動作を制御する制御線である。配線ＴＭに
は、シフトレジスタ回路部１２をテストモードに変換す
る信号が伝送される。配線ＯＳには、セル内回路からの
検出データをシフトレジスタ１３にセットする信号が伝
送される。なお、シフトレジスタ回路部１２の動作時に
おける制御線の信号レベルを図７に示す。

【００３８】シフトレジスタ１３には、後述する入力用
シフトレジスタと、出力用シフトレジスタとがある。図
８に入力用シフトレジスタ１３ａの記号を示す。配線Ｓ
Ｉはシフトイン配線、配線ＳＯはシフトアウト配線であ
る。これら配線ＳＩ，ＳＯは、図５に示した配線Ｄにあ
たる。配線ＧＯはセル内回路と接続されている。

【００３９】図９に入力用シフトレジスタ１３ａの内部
回路を示す。配線ＣＫ１，ＣＫ０は、それぞれＡＮＤ１
４ａ，１４ｂの入力に接続されている。また、配線ＯＳ
もＡＮＤ１４ａ，１４ｂの他の入力に接続されている。

【００４０】ＡＮＤ１４ａ，１４ｂの出力は、それぞれ
ＡＮＤ１５ａ，１５ｂの入力に接続されている。配線Ｓ
ＩはＡＮＤ１５ａを介してフリップフロップ（以下、Ｆ
／Ｆと略す）１６ａに接続されている。

【００４１】Ｆ／Ｆ１６ａの出力はＡＮＤ１５ｂを介し
てＦ／Ｆ１６ｂに接続されている。

【００４２】Ｆ／Ｆ１６ｂの出力は、ＡＮＤ１７の入力
および配線ＳＯに接続されている。配線ＴＭはＡＮＤ１
７およびＡＮＤ１８の入力に接続されている。ＡＮＤ１
７，１８の出力はＯＲ１９を介して配線ＧＯに接続され
ている。

【００４３】すなわち、次のようになっている。配線Ｏ
Ｓに“Ｌ”信号が入力されると、ＡＮＤ１４ａ，１４ｂ
が動作してＡＮＤ１５ａ，１５ｂにクロック信号が伝送
される。

【００４４】そして、配線ＳＩから入力された検査デー
タは、そのクロック信号に同期してＦ／Ｆ１６ａ，１６
ｂにシフトインされる。この際、配線ＴＭに“Ｈ”信号
が入力されると、ＡＮＤ１７が動作してセル内回路に検
査データが入力される。

【００４５】一方、配線ＯＳに“Ｈ”信号が入力される
と、ＡＮＤ１４ａ，１４ｂは非動作となり、検査データ
はシフトされないようになっている。

【００４６】また、図１０に出力用シフトレジスタ１３
ｂの記号を示す。配線ＧＩはセル内回路に接続されてい
る。図１１に出力用シフトレジスタ１３ｂの内部回路を
示す。

【００４７】配線ＳＩはＡＮＤ２０の入力に接続されて
いる。配線ＯＳはＡＮＤ２０およびＡＮＤ２１の入力に
接続されている。ＡＮＤ２０，２１の出力はＯＲ２２を
介してＡＮＤ２３ａの入力に接続されている。ＡＮＤ２
３ａの他の入力には配線ＣＫ１が接続されている。

【００４８】ＡＮＤ２３ａの出力はＦ／Ｆ１６ａを介し
てＡＮＤ２３ｂの入力に接続されている。ＡＮＤ２３ｂ
の他の入力には配線ＣＫ０が接続されている。ＡＮＤ２
３ｂの出力はＦ／Ｆ１６ｂを介して配線ＳＯに接続され
ている。セル内回路に接続された配線ＧＩは、バッファ
２４を介してＡＮＤ２１の入力およびパッド１０に接続
されている。

【００４９】すなわち、次のようになっている。配線Ｏ
Ｓに“Ｌ”信号が入力されるとＡＮＤ２０が動作し、配
線ＳＩから入力された検出データがクロック信号に同期
してＦ／Ｆ１６ａ，１６ｂにシフトインされる。

【００５０】一方、配線ＯＳに“Ｈ”信号が入力される
とＡＮＤ２０は非動作となり、代わりにＡＮＤ２１が動
作して配線ＧＩに伝送されたセル内回路からの検出デー
タがクロック信号に同期してＦ／Ｆ１６ａ，１６ｂにシ
フトインされる。

【００５１】この段階で、再び、配線ＯＳに“Ｌ”信号
が入力されると、検出データが出力用シフトレジスタ１
３ｂから配線ＳＯに出力されるようになっている。な
お、配線ＴＭ，ＯＳの信号レベルがともに“Ｌ”レベル
の際には、シフトレジスタ回路部１２は動作しないよう
になっている。

【００５２】このように本実施例１においては、テスト
パッド１１および配線Ｄを通じて直列入力された検査デ
ータをシフトレジスタ回路部１２を介して並列信号に変
換してセル内回路に伝送することが可能になっている。

【００５３】また、セル内回路から並列出力された検出
データをシフトレジスタ回路部１２を介して直列信号に
変換し、その信号をテストパッド１１から取り出すこと
が可能になっている。したがって、例えば５〜１１個程
度の少数個のテストパッド１１を通じてセル内回路の検
査を行うことが可能になっている。

【００５４】次に、第一次配線工程１が終了した直後の
ウエハ５の要部断面図を図１２に示す。ウエハ５は、例
えばＳＯＩ構造を有している。半導体層（半導体基板）
５ａは、例えばＳｉ単結晶からなり、その上層には、埋
め込み絶縁層５ｂが形成されている。埋め込み絶縁層５
ｂは、例えばＳｉＯ₂からなり、その厚さは、例えば0.
５μｍ程度である。

【００５５】埋め込み絶縁層５ｂ上には、半導体層５ｃ
が形成されている。半導体層５ｃは、例えばＳｉ単結晶
からなり、その厚さは、例えば２〜３μｍ程度である。
半導体層５ｃには、半導体集積回路素子（図示せず）が
形成されている。

【００５６】また、半導体層５ｃには、各マクロセル７
を取り囲むように、マクロセル間素子分離用の絶縁体２
５が形成されている。絶縁体２５は、例えばＳｉＯ₂か
らなる。絶縁体２５の幅は、例えば0.５μｍ程度であ
り、絶縁体２５の深さは、埋め込み絶縁層５ｂよりも僅
かに深い位置にまで達している。

【００５７】半導体層５ｃ上には、多層配線層５ｄが形
成されている。多層配線層５ｄの厚さは、例えば３〜５
μｍ程度である。多層配線層５ｄには、セル内配線２６
が形成されている。セル内配線２６の幅は、例えば２μ
ｍ程度、厚さは、例えば0.５μｍ程度、配線ピッチは、
例えば2.５μｍ程度である。

【００５８】なお、多層配線層５ｄを含めたウエハ５の
厚さは、例えば５００μｍ程度である。また、図１２の
破線はマクロセル７の境界を示している。

【００５９】マクロセル検査工程２においては、図１３
に示すように、各マクロセル７のテストパッド１１にプ
ローブ針２７を接触させて、マクロセル７の良否を判定
する。

【００６０】なお、検査項目は、例えばＤＣファンクシ
ョンテスト、入出力端子のＤＣパラメータテスト、ＡＣ
スイッチングテスト等である。

【００６１】次いで、不良マクロセル交換工程３におい
ては、図１に示す工程３ａ〜３ｇに従って不良マクロセ
ル７ａを、後述の良マクロセルに交換する。

【００６２】ウエハ裏面側分割溝形成工程３ａにおいて
は、次の処理を行う。まず、図１４に示すように、ウエ
ハ５を逆さまにした状態で載置台２８上に載置した後、
ダイシング（図示せず）の歯によって、埋め込み絶縁層
５ｂに達しない程度の深さのＵ溝２９ａをウエハ５の裏
面側から掘る。この時、ダイシングの歯の先端の形状
は、Ｕ溝２９ａの底部外周に、図１４に示すようなテー
パ部３０ａが形成されるような形状とする。

【００６３】続いて、ウエハ５の裏面に形成したレジス
トパターン（図示せず）をマスクとして、Ｕ溝２９ａの
底部の半導体層５ａ部分を等方性のドライエッチング法
等によって除去する。この際、Ｕ溝２９ａの底部外周の
テーパ部３０ａを残したままエッチングが進行するよう
にエッチング条件を設定する。

【００６４】また、Ｓｉのみが選択的にエッチングされ
るようにエッチング条件を設定する。これにより、その
ドライエッチングの際に、埋め込み絶縁層５ｂおよび絶
縁体２５がエッチングストッパとして作用するので、取
り出すマクロセル７およびその周囲のマクロセル７の半
導体集積回路素子に損傷を与えることもない。

【００６５】このようにして、図１５に示すように、ウ
エハ５の裏面に、その底部にテーパ部３０を有する裏面
側Ｕ溝（裏面側分割溝）２９を形成する。

【００６６】次いで、ウエハ主面側分割溝形成工程３ｂ
においては、次の処理を行う。すなわち、ＳｉＯ₂のみ
を選択的にエッチングするように条件設定したドライエ
ッチング法等によって、図１６に示すように、裏面側Ｕ
溝２９の底部の埋め込み絶縁層５ｂ、絶縁体２５（図１
５参照）および絶縁体２５の下方における多層配線層５
ｄのＳｉＯ₂部分を除去し、主面側Ｕ溝（主面側分割
溝）３１を自己整合的に形成する。

【００６７】このようにして不良マクロセル７ａをウエ
ハ５から分離する。この際、ＳｉＯ₂のみを選択的にエ
ッチングするように条件設定されているので、分離され
た不良マクロセル７ａおよびその周囲のマクロセル７に
おける半導体層５ｃの側壁の形状が大幅に変形したり、
主面側Ｕ溝３１の加工寸法が大幅に変動することもな
い。

【００６８】このため、交換用の良マクロセルの位置合
せや組込みの優位性が損なわれることもない。また、こ
のマクロセル７の取り出し方法を、そのまま交換用の良
マクロセル７の製造方法とすることができる。なお、こ
の処理後のウエハ５の主面の平面図を図１７に示す。

【００６９】次いで、不良マクロセル除去工程３ｃにお
いて、不良マクロセル７ａを取り除いた後、続く、良マ
クロセル組込み工程３ｄにおいては、不良マクロセル７
ａの除去領域に良マクロセルを配置する。なお、この場
合の良マクロセルは、例えば上述の不良マクロセル７ａ
の取り出し方法と同様にして他のＳＯＩ構造のウエハか
ら取り出したものである。

【００７０】その後、良マクロセル固定工程３ｅにおい
ては、図１８に示すように、裏面側Ｕ溝２９内に、例え
ばポリイミド樹脂あるいはエポキシ樹脂等を流し込み、
埋め込み膜３２ａを形成し、良マクロセル７を固定す
る。

【００７１】ところで、本実施例１においては、裏面側
Ｕ溝２９の底部外周にテーパ部３０が形成されているた
め、従来、裏面側Ｕ溝の底部の直角部分に集中して加わ
っていた応力が分散されるので、その直角部分を起点と
して半導体層５ｃ等にクラックが入る現象を抑制するこ
とが可能となっている。

【００７２】次いで、主面側分割溝埋め込み工程３ｆに
おいては、図１９に示すように、例えばＳｉＯ₂等から
なる絶縁膜３３をウエハ５の主面上にＣＶＤ法等により
堆積して主面側Ｕ溝３１を埋め込む。

【００７３】続く、ウエハ主面側平坦化工程３ｇにおい
ては、例えば次の処理を行う。まず、図１９に示すよう
に、絶縁膜３３上に平坦化絶縁膜３４を堆積する。この
際、平坦化絶縁膜３４をその上面が略平坦になる程度に
堆積する。その後、例えばＲＩＥ法により平坦化絶縁膜
３４をエッチバックし、図２０に示すように、絶縁膜３
３の上面を平坦化する。

【００７４】次いで、第二次配線工程４においては、各
マクロセル７間をセル間配線（図示せず）によって接続
し、チップ領域６内に所定の論理ＬＳＩを形成する。セ
ル間配線の幅は、例えば４μｍ程度、厚さは、例えば１
μｍ程度、配線ピッチは、例えば５μｍ程度である。

【００７５】続いて、ウエハテストを行って、各チップ
領域６毎に論理ＬＳＩの電気的特性を検査し、各チップ
領域６の良否を判定した後、ウエハスクライブ処理によ
ってウエハ５からチップ領域６を分割し、チップ製造を
終了する。

【００７６】このように本実施例１によれば、裏面側Ｕ
溝２９の底部外周にテーパ部３０を形成したことによ
り、従来、裏面側Ｕ溝の底部の直角部分に集中して加わ
っていた応力が分散されるので、その直角部分を起点と
して半導体集積回路素子形成用の半導体層５ｃ等にクラ
ックが発生する現象を抑制することが可能となる。この
結果、半導体集積回路装置の信頼性および歩留りを向上
させることが可能となる。

【００７７】

【実施例２】図２１は本発明の他の実施例である半導体
集積回路装置の製造工程中におけるウエハの要部断面図
である。

【００７８】本実施例２においては、前記良マクロセル
固定工程において、底部外周にテーパ部の形成された裏
面側Ｕ溝を、例えば光ＣＶＤ法によって形成された無機
物を埋め込む場合について図２１により説明する。

【００７９】まず、ウエハ５を逆さにした状態で、光Ｃ
ＶＤ装置（図示せず）の処理室内のサセプタ３５上に載
置した後、その処理室内に、例えばシラン系の反応ガス
等を導入する。

【００８０】続いて、裏面側Ｕ溝２９に、例えばエキシ
マレーザ等のような光ビーム３６を照射して裏面側Ｕ溝
２９内に、例えばポリシリコンからなる埋め込み膜３２
ｂを形成する。

【００８１】ただし、この場合の埋め込み膜３２ｂは、
ポリシリコンに限定されるものではなく種々変更可能で
あり、例えばＳｉＯ₂でも良い。なお、このようにして
裏面側Ｕ溝２９を埋め込みした後の工程は、前記実施例
１と同様である。

【００８２】このように本実施例２によれば、一般的
に、ガラス転移点が高く、融点が高く、また、熱膨張係
数が低い等の性質を有する無機物を、裏面側Ｕ溝２９内
に埋め込むことにより、埋め込み材料に起因する応力発
生を抑制できるので、さらに、前記クラックの発生を抑
制することが可能となる。

【００８３】また、無機物は、一般的に水分を通し難い
ので、裏面側Ｕ溝２９部分を通じて半導体チップの主面
側に水分が侵入する現象を抑制することが可能となる。

【００８４】これらの結果、半導体集積回路装置の信頼
性および歩留りを向上させることが可能となる。

【００８５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００８６】例えば前記実施例２においては、裏面側Ｕ
溝内に光ＣＶＤ法により形成された無機物を埋め込む場
合について説明したが、これに限定されるものではなく
種々変更可能であり、例えば裏面側Ｕ溝内にテトラエト
キシシラン（以下、ＴＥＯＳという）を用いたＣＶＤ法
によりＳｉＯ₂等を埋め込むようにしても良い。

【００８７】この場合のＣＶＤ法としては、例えば低圧
下でＴＥＯＳとオゾン（Ｏ₃）とを反応させるＯ₃−Ｔ
ＥＯＳ低圧ＣＶＤ法、常圧下でＴＥＯＳとＯ₃とを反応
させるＯ₃−ＴＥＯＳ常圧ＣＶＤ法またはプラズマ中で
ＴＥＯＳを反応させるプラズマＴＥＯＳ法がある。

【００８８】図２２に、この処理工程後のウエハ５の要
部断面図を示す。この場合、前記実施例２で得られた効
果の他に、埋め込み膜３２ｃを比較的低温（例えば４０
０〜４５０度）で形成できる効果が得られる。

【００８９】また、裏面側Ｕ溝を埋め込む他の方法とし
て、例えばゾル状またはゲル状の無機物をウエハの裏面
に塗布する方法もある。このは、例えば次のようにす
る。

【００９０】すなわち、シラノールを主成分とする塗布
剤をウエハの裏面にスピンコート法等によって塗布した
後、そのウエハに対して所定温度で熱処理を施し、塗布
剤中の溶媒を蒸発させ、さらに重合反応を進行させて、
ウエハの裏面側にＳＯＧ（Spin On Glass)膜を形成す
る。

【００９１】図２３に、この処理工程後のウエハ５の要
部断面図を示す。この場合、埋め込み膜３２ｄの形成工
程が容易である、埋め込み膜３２ｄの形成処理能力が大
きいのでスループットを向上できる等のような効果が得
られる。

【００９２】また、不良マクロセルの取り出しに際して
裏面側Ｕ溝を形成する方法として、例えば次のようにし
ても良い。まず、図２４に示すように、ウエハ５の裏面
において不良マクロセル７ａの外周に、ダイシングの歯
によってＵ溝２９ｂを形成する。この際のＵ溝２９ｂ
は、埋め込み絶縁層５ｂに達しない。

【００９３】続いて、図２５に示すように、Ｕ溝２９ｂ
の中央にＵ溝２９ｂよりも小幅のＵ溝２９ｃを、図２４
で説明したダイシングの歯よりも小幅のダイシングの歯
を用いて形成する。この際のＵ溝２９ｃも埋め込み絶縁
層５ｂに達しない。

【００９４】その後、Ｓｉのみを選択的にエッチングす
るように条件設定した等方性ドライエッチング法等によ
って、ウエハ５の裏面に形成したレジストパターン（図
示せず）をマスクとして、Ｕ溝２９ｂ，２９ｃ内のＳｉ
部分をエッチング除去し、図２６に示すように、底部外
周にラウンド状のテーパ部３０が形成された裏面側Ｕ溝
２９を形成する。

【００９５】また、裏面側Ｕ溝を、リソグラフィ技術に
よって形成することも可能である。

【００９６】この場合は、まず、例えばウエハの裏面に
図２４に示したＵ溝２９ｂを形成するためのレジストパ
ターンを形成しエッチング処理をした後、そのレジスト
パターンを除去して、今度は、ウエハの裏面に、図２５
に示したＵ溝２９ｃを形成するためのレジストパターン
を形成し、エッチング処理を行うようにすれば良い。

【００９７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００９８】すなわち、前記した請求項１記載の発明に
よれば、裏面側分割溝の底部外周にテーパを形成したこ
とにより、従来、裏面側分割溝の底部の直角部分に集中
して加わっていた応力が分散されるので、その直角部分
を起点として半導体集積回路素子形成用の半導体層等に
クラックが発生する現象を抑制することが可能となる。
この結果、半導体集積回路装置の信頼性および歩留りを
向上させることが可能となる。

【００９９】また、一般的に、ガラス転移点が高く、融
点が高く、また、熱膨張係数が低い等の性質を有する無
機物を、裏面側分割溝内に埋め込む前記請求項２または
３記載の発明によれば、埋め込み材料に起因する応力発
生を抑制できるので、さらに、上記クラックの発生を抑
制することが可能となる。この結果、半導体集積回路装
置の信頼性および歩留りを向上させることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造方法を説明するための工程図である。

【図２】第一次配線工程終了直後のウエハの全体平面図
である。

【図３】図２のウエハに形成されたチップ領域の拡大平
面図である。

【図４】図３のチップ領域内に形成されたマクロセルの
拡大平面図である。

【図５】図４のマクロセル内に形成されたシフトレジス
タ回路部を示す回路図である。

【図６】シフトレジスタ回路部の同期を取るためのクロ
ック信号のタイミングチャートである。

【図７】シフトレジスタ回路部の動作時における制御線
の信号レベルを示す図である。

【図８】入力用シフトレジスタの記号図である。

【図９】図８に示した入力用シフトレジスタの内部回路
図である。

【図１０】出力用シフトレジスタの記号図である。

【図１１】図１０に示した出力用シフトレジスタの内部
回路図である。

【図１２】第一次配線工程終了直後のウエハの要部断面
図である。

【図１３】マクロセル検査工程中におけるウエハの要部
断面図である。

【図１４】ウエハ裏面側分割溝形成工程を説明するため
のウエハの要部断面図である。

【図１５】ウエハ裏面側分割溝形成工程を説明するため
のウエハの要部断面図である。

【図１６】ウエハ主面側分割溝形成工程を説明するため
のウエハの要部断面図である。

【図１７】図１６に示したウエハの平面図である。

【図１８】良マクロセル固定工程を説明するためのウエ
ハの要部断面図である。

【図１９】ウエハ主面側溝埋め込み工程を説明するため
のウエハの要部断面図である。

【図２０】ウエハ主面側平坦化工程終了直後のウエハの
要部断面図である。

【図２１】本発明の他の実施例である半導体集積回路装
置の製造工程中における良マクロセル固定工程を説明す
るためのウエハの要部断面図である。

【図２２】本発明の他の実施例である半導体集積回路装
置の製造工程中における良マクロセル固定工程を説明す
るためのウエハの要部断面図である。

【図２３】本発明の他の実施例である半導体集積回路装
置の製造工程中における良マクロセル固定工程を説明す
るためのウエハの要部断面図である。

【図２４】本発明の他の実施例である半導体集積回路装
置の製造工程である裏面側分割溝形成工程を説明するた
めのウエハの要部断面図である。

【図２５】本発明の他の実施例である半導体集積回路装
置の製造工程である裏面側分割溝形成工程を説明するた
めのウエハの要部断面図である。

【図２６】本発明の他の実施例である半導体集積回路装
置の製造工程である裏面側分割溝形成工程を説明するた
めのウエハの要部断面図である。

【符号の説明】

１第一次配線工程２マクロセル検査工程３不良マクロセル交換工程３ａウエハ裏面側分割溝形成工程３ｂウエハ主面側分割溝形成工程３ｃ不良マクロセル除去工程３ｄ良マクロセル組込み工程３ｅ良マクロセル固定工程３ｆウエハ主面側分割溝埋め込み工程３ｇウエハ主面側平坦化工程４第二次配線工程５半導体ウエハ５ａ半導体層５ｂ埋め込み絶縁層５ｃ半導体層５ｄ多層配線層６チップ領域７マクロセル７ａ不良マクロセル８セル内回路領域９入出力回路領域１０パッド１１テストパッド１２シフトレジスタ回路部１３シフトレジスタ１３ａ入力用シフトレジスタ１３ｂ出力用シフトレジスタ１４ａＡＮＤ１４ｂＡＮＤ１５ａＡＮＤ１５ｂＡＮＤ１６ａＦ／Ｆ１６ｂＦ／Ｆ１７ＡＮＤ１８ＡＮＤ１９ＯＲ２０ＡＮＤ２１ＡＮＤ２２ＯＲ２３ａＡＮＤ２３ｂＡＮＤ２４バッファ２５絶縁体２６セル内配線２７プローブ針２８載置台２９裏面側Ｕ溝（裏面側分割溝）２９ａＵ溝２９ｂＵ溝２９ｃＵ溝３０テーパ部３０ａテーパ部３１主面側Ｕ溝（主面側分割溝）３２ａ埋め込み膜３２ｂ埋め込み膜３２ｃ埋め込み膜３２ｄ埋め込み膜３３絶縁膜３４平坦化絶縁膜３５サセプタ３６光ビーム

Claims

【特許請求の範囲】

【請求項１】半導体基板上の埋め込み絶縁層上に半導
体集積回路素子形成用の半導体層を設けたＳＯＩ構造の
半導体ウエハのチップ領域に、同一回路機能を有する複
数のマクロセルを配置する第一次配線工程と、前記マク
ロセルの良否を検査する工程と、前記半導体ウエハの主
面において、前記マクロセルの良否検査によって判定さ
れた不良マクロセルの周囲に、前記埋め込み絶縁層より
も深い位置に達する主面側分割溝を形成する主面側分割
溝形成工程と、前記半導体ウエハの裏面において、前記
不良マクロセルの周囲にあたる位置に、前記埋め込み絶
縁層に達する裏面側分割溝を形成する裏面側分割溝形成
工程と、前記主面側分割溝形成工程および裏面側分割溝
形成工程後に不良マクロセルを取り出す工程と、前記不
良マクロセルの位置に良マクロセルを嵌入した後、その
良マクロセルを固定する工程と、前記不良マクロセルの
交換工程後のチップ領域内のマクロセル間を接続して所
定の半導体集積回路装置を形成する第二次配線工程とを
有する半導体集積回路装置の製造方法であって、前記裏
面側分割溝の底部外周にテーパが形成されるように裏面
側分割溝を掘ることを特徴とする半導体集積回路装置の
製造方法。
【請求項２】前記良マクロセルを固定する工程に際し
て、前記裏面側分割溝内に、光ＣＶＤ法によって無機物
を埋め込み、前記良マクロセルを固定することを特徴と
する請求項１記載の半導体集積回路装置の製造方法。
【請求項３】前記良マクロセルを固定する工程に際し
て、前記裏面側分割溝内に、テトラエトキシシランを用
いたＣＶＤ法によって無機物を埋め込み、前記良マクロ
セルを固定することを特徴とする請求項１記載の半導体
集積回路装置の製造方法。