JPH05198768A - Semiconductor memory and manufacture thereof - Google Patents
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- JPH05198768A JPH05198768A JP4008617A JP861792A JPH05198768A JP H05198768 A JPH05198768 A JP H05198768A JP 4008617 A JP4008617 A JP 4008617A JP 861792 A JP861792 A JP 861792A JP H05198768 A JPH05198768 A JP H05198768A
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、いわゆるスタックトタイプキャパシタの容量
を拡大し得るキャパシタ構造の改善およびその製造方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an improvement of a capacitor structure capable of expanding the capacity of a so-called stacked type capacitor and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体受動素子の１つであるキャパシタ
は、基本的に２つの電極層と、その間に積層される誘電
体層から構成される。キャパシタの容量は２つの電極間
の対向面積に比例し、誘電体層の厚みに反比例する。キ
ャパシタを有する半導体装置の代表的なものに、ＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）がある。ＤＲＡＭは、高集積化の要求に伴
って、キャパシタを含むメモリセルの領域が縮小化され
ている。このために、キャパシタは所定の記憶容量を確
保すべく種々の形状のものが考案されている。図１８
は、いわゆるスタックトタイプキャパシタを有するＤＲ
ＡＭのメモリセルの断面構造図である。ＤＲＡＭのメモ
リセル３は１つのトランスファーゲートトランジスタ４
と１つのキャパシタ５とから構成されている。トランス
ファーゲートトランジスタ４は、１対のソース・ドレイ
ン領域６、６とゲート絶縁膜７およびゲート電極８とを
備える。トランスファーゲートトランジスタ４の一方の
ソース・ドレイン領域６にはコンタクトホール１５を通
してビット線２が接続されている。キャパシタ５は下部
電極９、誘電体層１０および上部電極１１の積層構造を
有する。下部電極９は、ゲート電極８およびワード線１
ｄの表面を覆う絶縁層１２、１２の表面上に延在し、か
つその一部はトランスファーゲートトランジスタ４の一
方のソース・ドレイン領域６に接続されている。このよ
うに、下部電極９がシリコン基板４０の表面上に積層さ
れたキャパシタをスタックトタイプキャパシタと称す
る。スタックトタイプキャパシタは下部電極９をシリコ
ン基板４０の表面上に積上げることによって誘電体層１
０を介在して対向する下部電極９と上部電極１１との間
の対向面積を増大させている。2. Description of the Related Art A capacitor, which is one of semiconductor passive devices, basically comprises two electrode layers and a dielectric layer laminated between them. The capacitance of the capacitor is proportional to the facing area between the two electrodes and inversely proportional to the thickness of the dielectric layer. DRA is a typical semiconductor device having a capacitor.
M (Dynamic Random Access M)
There is an emory). In the DRAM, the area of the memory cell including the capacitor has been reduced in response to the demand for higher integration. For this reason, various types of capacitors have been devised in order to secure a predetermined storage capacity. FIG.
Has a so-called stacked type capacitor
FIG. 3 is a cross-sectional structure diagram of an AM memory cell. The memory cell 3 of the DRAM has one transfer gate transistor 4
And one capacitor 5. The transfer gate transistor 4 includes a pair of source / drain regions 6, 6, a gate insulating film 7 and a gate electrode 8. The bit line 2 is connected to one of the source / drain regions 6 of the transfer gate transistor 4 through a contact hole 15. The capacitor 5 has a laminated structure of a lower electrode 9, a dielectric layer 10 and an upper electrode 11. The lower electrode 9 includes the gate electrode 8 and the word line 1.
It extends on the surface of the insulating layers 12, 12 covering the surface of d, and a part thereof is connected to one source / drain region 6 of the transfer gate transistor 4. A capacitor in which the lower electrode 9 is stacked on the surface of the silicon substrate 40 in this manner is called a stacked type capacitor. In the stacked type capacitor, the dielectric layer 1 is formed by stacking the lower electrode 9 on the surface of the silicon substrate 40.
The facing area between the lower electrode 9 and the upper electrode 11 facing each other with 0 interposed is increased.
【０００３】図１９ないし図２２は、図１８に示すメモ
リセルの製造工程（第１工程ないし第４工程）を順に示
す製造工程断面図である。これらの図を用いて、メモリ
セルの製造工程について以下に説明する。19 to 22 are sectional views of manufacturing steps sequentially showing manufacturing steps (first to fourth steps) of the memory cell shown in FIG. The manufacturing process of the memory cell will be described below with reference to these drawings.
【０００４】まず、図１９を参照して、シリコン基板４
０の表面にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）を用いてフィールド分離膜１３
を形成する。First, referring to FIG. 19, a silicon substrate 4
LOCOS (Local Oxidon)
field separation membrane 13 using
To form.
【０００５】次に、図２０に示すように、シリコン基板
４０の表面上にゲート絶縁膜７を介してゲート電極８を
形成し、同時にフィールド分離膜１３上の所定位置にワ
ード線１ｄを形成する。そして、ゲート電極８をマスク
として、シリコン基板４０中に１対の低濃度の不純物領
域を形成する。さらに、ゲート電極８およびワード線１
ｄの周囲を絶縁膜１２で覆う。そして、絶縁膜１２で覆
われたゲート電極８をマスクとしてシリコン基板４０中
に不純物を導入し、低濃度と高濃度の二重構造からなる
ソース・ドレイン領域６、６を形成する。Next, as shown in FIG. 20, a gate electrode 8 is formed on the surface of the silicon substrate 40 via a gate insulating film 7, and at the same time, a word line 1d is formed at a predetermined position on the field isolation film 13. .. Then, using the gate electrode 8 as a mask, a pair of low-concentration impurity regions is formed in the silicon substrate 40. Furthermore, the gate electrode 8 and the word line 1
The periphery of d is covered with the insulating film 12. Then, using the gate electrode 8 covered with the insulating film 12 as a mask, impurities are introduced into the silicon substrate 40 to form the source / drain regions 6, 6 having a double structure of low concentration and high concentration.
【０００６】さらに、図２１に示すように、シリコン基
板４０上の全面に多結晶シリコン層を形成する。そし
て、多結晶シリコン層を所定の形状にパターニングする
ことによって、ゲート電極８の上部からフィールド分離
膜１３の上部にわたって延在し、かつ一方のソース・ド
レイン領域６と接続された下部電極９が形成される。Further, as shown in FIG. 21, a polycrystalline silicon layer is formed on the entire surface of the silicon substrate 40. Then, the polycrystalline silicon layer is patterned into a predetermined shape to form a lower electrode 9 extending from the upper portion of the gate electrode 8 to the upper portion of the field isolation film 13 and connected to one of the source / drain regions 6. To be done.
【０００７】その後、図２２に示されるように、下部電
極９の表面上に酸化膜などからなる誘電体層１０と多結
晶シリコンからなる上部電極１１とを形成する。After that, as shown in FIG. 22, a dielectric layer 10 made of an oxide film and an upper electrode 11 made of polycrystalline silicon are formed on the surface of the lower electrode 9.
【０００８】さらに、全面に厚い層間絶縁層１４を形成
する。そして、所定の位置にコンタクトホール１０を形
成した後、ビット線２ｂを形成する。以上の工程により
ＤＲＡＭのメモリセル３が製造される。Further, a thick interlayer insulating layer 14 is formed on the entire surface. Then, after forming the contact hole 10 at a predetermined position, the bit line 2b is formed. The memory cell 3 of the DRAM is manufactured through the above steps.
【０００９】しかしながら、このようなスタックトタイ
プキャパシタでは、さらにＤＲＡＭの集積度が向上する
につれて微細化され、所定の容量を確保することが困難
となってきている。このため、キャパシタの平面的な占
有面積を増大させることなく容量を拡大し得るように、
種々のキャパシタが考案されている。その目的とすると
ころは、キャパシタの電極間の対向面積を増大する点に
主眼が置かれている。その一例として、たとえば特開平
２−９４６６１号公報に示されるキャパシタがある。図
２３は、上記公報に示されるキャパシタの断面構造図で
ある。このキャパシタは、シリコン基板４０の表面上に
絶縁層２１を介在して形成された、シリコン窒化膜２２
ａとシリコン酸化膜２２ｂを交互に４層重ねた積層体を
有している。そして、この積層体の凹凸表面上にアルミ
ニウムからなる下部電極２３、誘電体層２４およびアル
ミニウムからなる上部電極２５を積層して形成されてい
る。シリコン窒化膜２２ａとシリコン酸化膜２２ｂの積
層体の凹凸形状は、シリコン窒化膜２２ａの側壁面のみ
を選択的にエッチング除去することによって形成され
る。However, such a stacked type capacitor is miniaturized as the integration degree of the DRAM is further improved, and it becomes difficult to secure a predetermined capacitance. Therefore, the capacitance can be expanded without increasing the planar area occupied by the capacitor,
Various capacitors have been devised. The purpose is to increase the facing area between the electrodes of the capacitor. As an example thereof, there is a capacitor disclosed in JP-A-2-94661. FIG. 23 is a sectional structural view of the capacitor disclosed in the above publication. This capacitor has a silicon nitride film 22 formed on the surface of a silicon substrate 40 with an insulating layer 21 interposed.
It has a laminated body in which four layers of a and the silicon oxide film 22b are alternately laminated. Then, a lower electrode 23 made of aluminum, a dielectric layer 24 and an upper electrode 25 made of aluminum are laminated on the uneven surface of this laminated body. The concavo-convex shape of the stacked body of the silicon nitride film 22a and the silicon oxide film 22b is formed by selectively removing only the side wall surface of the silicon nitride film 22a by etching.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、図２３
に示されるキャパシタは、全体の高さが非常に高くなる
ことが問題であった。すなわち、下部電極２３、誘電体
層２４、上部電極２５の積層体からなるキャパシタはシ
リコン酸化膜２２ｂ、２２ｄの間の凹部表面に沿って形
成されるため、この凹部の間隔すなわち、シリコン窒化
膜２２ａ、２２ｃの膜厚を大きくする必要がある。たと
えば、この例においては、シリコン窒化膜２２ａ、２２
ｄあるいはシリコン酸化膜２２ｂ、２２ｃは厚さ８００
０Åに形成されている。キャパシタの高さが高くなる
と、キャパシタの上層に形成される配線層などの形成面
に大きな段差が形成され、パターニングが困難になると
いう問題が生じる。However, as shown in FIG.
The capacitor shown in (1) has a problem that the overall height becomes extremely high. That is, since the capacitor composed of the laminated body of the lower electrode 23, the dielectric layer 24, and the upper electrode 25 is formed along the surface of the recess between the silicon oxide films 22b and 22d, the space between the recesses, that is, the silicon nitride film 22a. , 22c must be thickened. For example, in this example, the silicon nitride films 22a, 22a
d or the silicon oxide films 22b and 22c have a thickness of 800
It is formed to 0Å. When the height of the capacitor is increased, a large step is formed on the surface on which the wiring layer formed above the capacitor is formed, which causes a problem that patterning becomes difficult.
【００１１】したがって、この発明は上記のような問題
点を解消するためになされたもので、キャパシタの平面
占有面積を増大させることなくキャパシタの容量の拡大
が可能なキャパシタ構造を有する半導体記憶装置および
その製造方法を提供することを目的とする。Therefore, the present invention has been made to solve the above problems, and a semiconductor memory device having a capacitor structure capable of expanding the capacitance of the capacitor without increasing the area occupied by the capacitor in plan view and It is intended to provide a manufacturing method thereof.
【００１２】[0012]
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、第１導電型の不純物領域を有する第２導電型
半導体基板と、半導体基板の表面上に形成されたキャパ
シタとを備える。キャパシタは、半導体基板の表面上に
絶縁層を介在して形成され、かつその一部が不純物領域
に接続された第１導電層と、第１導電層の表面上に積層
され、第１導電層の外周面より外方へ突出した外周面を
有する第２導電層と、第１導電層および第２導電層の表
面を覆う誘電体層と、誘電体層の表面を覆う電極層とを
備えている。A semiconductor memory device according to a first aspect of the present invention includes a second conductivity type semiconductor substrate having a first conductivity type impurity region, and a capacitor formed on the surface of the semiconductor substrate. The capacitor is formed on the surface of the semiconductor substrate with an insulating layer interposed, and is laminated on the surface of the first conductive layer and a first conductive layer, a portion of which is connected to the impurity region. A second conductive layer having an outer peripheral surface projecting outward from the outer peripheral surface, a dielectric layer covering the surfaces of the first conductive layer and the second conductive layer, and an electrode layer covering the surface of the dielectric layer. There is.
【００１３】請求項２に係る半導体記憶装置は、第１導
電型の不純物領域を有する第２導電型の半導体基板と、
半導体基板の表面上に形成されたキャパシタとを備え
る。さらに、キャパシタは、半導体基板の表面上に絶縁
層を介在して形成され、かつその一部が不純物領域に接
続された第１導電層と、第１導電層の表面上に積層さ
れ、第１導電層の外周面より内方へ後退した外周面を有
する第２導電層と、第２導電層の表面上に形成され、第
２導電層の外周面より外方へ突出した外周面を有する第
３導電層とを備える。さらに、第１導電層、第２導電層
および第３導電層の表面上には誘電体層が形成され、誘
電体層の表面上には電極層が形成されている。According to another aspect of the semiconductor memory device of the present invention, a second conductivity type semiconductor substrate having a first conductivity type impurity region,
And a capacitor formed on the surface of the semiconductor substrate. Further, the capacitor is formed on the surface of the semiconductor substrate with an insulating layer interposed, and is laminated on the surface of the first conductive layer and the first conductive layer, a portion of which is connected to the impurity region, and the first conductive layer is formed. A second conductive layer having an outer peripheral surface receding inward from the outer peripheral surface of the conductive layer; and a second conductive layer having an outer peripheral surface formed on the surface of the second conductive layer and protruding outward from the outer peripheral surface of the second conductive layer. 3 conductive layers. Further, a dielectric layer is formed on the surfaces of the first conductive layer, the second conductive layer and the third conductive layer, and an electrode layer is formed on the surface of the dielectric layer.
【００１４】請求項３に係る積層型キャパシタを有する
半導体記憶装置の製造方法は、以下の工程を備える。ま
ず、絶縁層の表面上に互いに異なる材料の第１導電層お
よび第２導電層を順次積層する。次に、第１導電層およ
び第２導電層を所定の形状にパターニングする。このと
き、パターニングは、第１導電層の側面が第２導電層の
側面よりも内方へ後退するように行なわれる。さらに、
第１導電層および第２導電層の表面上に誘電体層を形成
する。そして、誘電体層の表面上に第３導電層を形成す
る。A method of manufacturing a semiconductor memory device having a multilayer capacitor according to a third aspect includes the following steps. First, a first conductive layer and a second conductive layer made of different materials are sequentially stacked on the surface of the insulating layer. Next, the first conductive layer and the second conductive layer are patterned into a predetermined shape. At this time, the patterning is performed so that the side surface of the first conductive layer recedes inward from the side surface of the second conductive layer. further,
A dielectric layer is formed on the surfaces of the first conductive layer and the second conductive layer. Then, a third conductive layer is formed on the surface of the dielectric layer.
【００１５】[0015]
【作用】請求項１ないし請求項３に係る半導体記憶装置
は、半導体基板中に形成された不純物領域に接続される
キャパシタの下部電極が、導電性を有する複数の層の積
層体から構成されている。そして、各々の層は互いにエ
ッチング速度の異なる材料で形成されている。このため
に、各層間のエッチング選択比を利用したエッチング工
程によって下部電極の積層体の側面に凹凸部を容易に形
成することができる。そして、この凹凸面に沿って誘電
体層を形成し、さらに誘電体層の表面上を上部電極で覆
うことにより、半導体基板の上方に延び、かつその側面
に凹凸面を有するキャパシタを形成することができる。
積層体の側部の凹凸面はキャパシタの下部電極および上
部電極間の対向面積を増大し、容量を拡大する。また、
下部電極の積層体の凹部には、誘電体層および上部電極
のみが積層されるため、たとえば図２３に示す従来のキ
ャパシタに比べて、同じキャパシタの高さに対して多く
の凹凸面を形成することができる。In the semiconductor memory device according to any one of claims 1 to 3, the lower electrode of the capacitor connected to the impurity region formed in the semiconductor substrate is composed of a laminated body of a plurality of layers having conductivity. There is. Each layer is formed of materials having different etching rates. Therefore, the concavo-convex portion can be easily formed on the side surface of the laminated body of the lower electrode by the etching process using the etching selection ratio between the layers. Then, a dielectric layer is formed along this uneven surface, and the surface of the dielectric layer is covered with an upper electrode to form a capacitor that extends above the semiconductor substrate and has an uneven surface on its side surface. You can
The uneven surface on the side of the stack increases the facing area between the lower electrode and the upper electrode of the capacitor, thereby expanding the capacitance. Also,
Since only the dielectric layer and the upper electrode are laminated in the concave portion of the lower electrode laminate, a large number of uneven surfaces are formed for the same capacitor height as compared with the conventional capacitor shown in FIG. 23, for example. be able to.
【００１６】[0016]
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【００１７】まず、この発明の第１の実施例について説
明する。図３は、この発明によるキャパシタを有するＤ
ＲＡＭのメモリセルの平面構造図であり、図１および図
２は、各々切断線Ｉ−ＩおよびＩＩ−ＩＩに沿った方向
からの断面構造図である。また、図４は、メモリセルの
等価回路図である。図１ないし図４を参照して、ＤＲＡ
Ｍはセンスアンプに接続される１対のビット線２ａ、２
ｂと、このビット線２ａ、２ｂに直交する方向に延びる
複数のワード線１ａ、１ｂ、１ｃ、１ｄとを有する。ビ
ット線およびワード線の交差部近傍にはメモリセル３が
形成されている。メモリセル３は１つのトランスファー
ゲートトランジスタ４と１つのキャパシタ５とから構成
される。トランスファーゲートトランジスタ４はシリコ
ン基板４０の主表面に形成される１対のソース・ドレイ
ン領域６、６と、ゲート絶縁膜７を介在してシリコン基
板４０表面上に形成されるゲート電極８（１ｃ）とを備
える。ソース・ドレイン領域６は低濃度の不純物領域６
ａと高濃度の不純物領域６ｂとを有するいわゆるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有
している。First, a first embodiment of the present invention will be described. FIG. 3 shows a D having a capacitor according to the present invention.
FIG. 3 is a plan structural view of a memory cell of a RAM, and FIGS. 1 and 2 are cross-sectional structural views taken in a direction along cutting lines II and II-II, respectively. Further, FIG. 4 is an equivalent circuit diagram of the memory cell. Referring to FIGS. 1 to 4, DRA
M is a pair of bit lines 2a, 2 connected to the sense amplifier
b and a plurality of word lines 1a, 1b, 1c, 1d extending in a direction orthogonal to the bit lines 2a, 2b. A memory cell 3 is formed near the intersection of the bit line and the word line. The memory cell 3 is composed of one transfer gate transistor 4 and one capacitor 5. The transfer gate transistor 4 has a pair of source / drain regions 6, 6 formed on the main surface of the silicon substrate 40 and a gate electrode 8 (1c) formed on the surface of the silicon substrate 40 with a gate insulating film 7 interposed therebetween. With. The source / drain region 6 is a low concentration impurity region 6
a and LDD having a high concentration impurity region 6b
It has a (Lightly Doped Drain) structure.
【００１８】キャパシタ５は下部電極９と誘電体層１０
および上部電極１１の積層構造を有している。下部電極
９は下から膜厚１０００〜２０００Åの第１タングステ
ンシリサイド層９ａ、膜厚１０００〜２０００Åの多結
晶シリコン層９ｂおよび膜厚１０００〜２０００Åの第
２タングステンシリサイド層９ｃの３層構造を有してい
る。多結晶シリコン層９ｂは第１および第２タングステ
ンシリサイド層９ａ、９ｃの側面より凹んだ側面を有し
ている。第１および第２タングステンシリサイド９ａ、
９ｃと多結晶シリコン９ｂの側面に形成される凹凸面は
下部電極９の側面の全周にわたって形成されている。ま
た、第１タングステンシリサイド層９ａはトランスファ
ーゲートトランジスタ４の一方のソース・ドレイン領域
６に接続されている。誘電体層１０は酸化膜、窒化膜あ
るいは窒化膜／酸化膜の複合膜などから構成される。上
部電極１１は膜厚２０００Å程度の多結晶シリコン層か
ら構成される。The capacitor 5 has a lower electrode 9 and a dielectric layer 10.
And has a laminated structure of the upper electrode 11. The lower electrode 9 has a three-layer structure of a first tungsten silicide layer 9a having a film thickness of 1000 to 2000Å, a polycrystalline silicon layer 9b having a film thickness of 1000 to 2000Å, and a second tungsten silicide layer 9c having a film thickness of 1000 to 2000Å from the bottom. ing. The polycrystalline silicon layer 9b has a side surface recessed from the side surfaces of the first and second tungsten silicide layers 9a and 9c. First and second tungsten silicide 9a,
The uneven surface formed on the side surfaces of 9c and the polycrystalline silicon 9b is formed over the entire circumference of the side surface of the lower electrode 9. The first tungsten silicide layer 9 a is connected to one source / drain region 6 of the transfer gate transistor 4. The dielectric layer 10 is composed of an oxide film, a nitride film, a composite film of a nitride film / oxide film, or the like. The upper electrode 11 is composed of a polycrystalline silicon layer having a film thickness of about 2000 Å.
【００１９】キャパシタ５の表面上は厚い層間絶縁層１
４に覆われる。ビット線２ｂは層間絶縁層１４中に形成
されたコンタクトホール１５を通してソース・ドレイン
領域６に接続されている。A thick interlayer insulating layer 1 is formed on the surface of the capacitor 5.
Covered by 4. The bit line 2b is connected to the source / drain region 6 through a contact hole 15 formed in the interlayer insulating layer 14.
【００２０】次に、図１および図２に示されるメモリセ
ルの製造工程について説明する。図５ないし図１１は、
図１に対応した製造工程（第１工程ないし第７工程）を
順に示す断面構造図であり、図１２ないし図１５は、図
２に対応するメモリセルの製造工程（第４工程ないし第
７工程）を示す断面構造図である。まず、図５に示すよ
うに、シリコン基板４の主表面にＬＯＣＯＳ法を用いて
フィールド分離膜１３を形成する。次に、シリコン基板
４０の主表面にたとえば熱酸化法を用いてシリコン酸化
膜７を形成する。さらに、シリコン酸化膜７の表面上に
たとえばＣＶＤ（Ｃｈｅｍｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法を用いて多結晶シリコン層８および
シリコン酸化膜１２ａを順次形成する。Next, a manufacturing process of the memory cell shown in FIGS. 1 and 2 will be described. 5 to 11 are
FIG. 12 is a cross-sectional structural view sequentially showing manufacturing steps (first to seventh steps) corresponding to FIG. 1, and FIGS. 12 to 15 are memory cell manufacturing steps (fourth to seventh steps) corresponding to FIG. 2. ) Is a cross-sectional structure diagram. First, as shown in FIG. 5, the field isolation film 13 is formed on the main surface of the silicon substrate 4 by the LOCOS method. Next, silicon oxide film 7 is formed on the main surface of silicon substrate 40 by using, for example, a thermal oxidation method. Further, for example, CVD (Chemical Vapor Dep) is formed on the surface of the silicon oxide film 7.
The polycrystalline silicon layer 8 and the silicon oxide film 12a are sequentially formed by using the oxidization method.
【００２１】次に、図６に示すように、シリコン酸化膜
１２ａ、多結晶シリコン層８をフォトリソグラフィ法お
よびエッチング法を用いて所定の形状にパターニングす
る。これによりゲート電極（ワード線）８、（１ｄ）を
形成する。さらに、全面にシリコン酸化膜などの絶縁膜
１２ｂを形成する。Next, as shown in FIG. 6, the silicon oxide film 12a and the polycrystalline silicon layer 8 are patterned into a predetermined shape by the photolithography method and the etching method. As a result, gate electrodes (word lines) 8 and (1d) are formed. Further, an insulating film 12b such as a silicon oxide film is formed on the entire surface.
【００２２】さらに、図７に示すように、絶縁膜１２ｂ
を異方性エッチングすることによりゲート電極（ワード
線）８、１ｄの上面および側面を覆う絶縁層１２を形成
する。次に、絶縁層１２に覆われたゲート電極８をマス
クとしてシリコン基板４０中に不純物イオン１６をイオ
ン注入する。これにより、低濃度と高濃度の不純物領域
６ａ、６ｂからなるソース・ドレイン領域６、６が形成
される。Further, as shown in FIG. 7, the insulating film 12b
Is anisotropically etched to form an insulating layer 12 covering the upper surfaces and side surfaces of the gate electrodes (word lines) 8 and 1d. Next, impurity ions 16 are ion-implanted into the silicon substrate 40 using the gate electrode 8 covered with the insulating layer 12 as a mask. As a result, the source / drain regions 6 and 6 composed of the low concentration and high concentration impurity regions 6a and 6b are formed.
【００２３】次に、図８および図１２に示すように、シ
リコン基板４０上の全面にスパッタ法を用いて第１タン
グステンシリサイド層９ａを膜厚１０００〜２０００Å
程度形成する。さらに、その表面上にＣＶＤ法を用いて
多結晶シリコン層９ｂを膜厚１０００〜２０００Å程度
形成する。さらに、その表面上に再度スパッタ法を用い
て第２タングステンシリサイド層９ｃを膜厚１０００〜
２０００Å程度形成する。Next, as shown in FIGS. 8 and 12, a first tungsten silicide layer 9a having a film thickness of 1000 to 2000 Å is formed on the entire surface of the silicon substrate 40 by a sputtering method.
Form a degree. Further, a polycrystalline silicon layer 9b is formed on its surface by a CVD method to a film thickness of about 1000 to 2000Å. Further, a second tungsten silicide layer 9c having a film thickness of 1000 to
Form about 2000Å.
【００２４】さらに、図９および図１３を参照して、フ
ォトリソグラフィ法を用いて第２タングステンシリサイ
ド層９ｃの表面上に所定形状のレジストパターン１８を
形成する。そして、このレジストパターン１８をマスク
として、たとえばプラズマエッチング法を用いて第２タ
ングステンシリサイド層９ｃ、多結晶シリコン層９ｂお
よび第１タングステンシリサイド層９ａをエッチングす
る。プラズマエッチングは、反応ガスとしてＳＦ6 ／Ｆ
32／Ｃｌ2 の混合ガスを流量４／２５／８０ｓｃｃｍ、
圧力１０ｍＴｏｒｒに設定し、高周波出力２５Ｗで行な
う。この場合、第１および第２タングステンシリサイド
層９ａ、９ｃと多結晶シリコン層９ｂとのエッチングレ
ートは異なり、多結晶シリコン層９ｂの側面が第１およ
び第２タングステンシリサイド層９ａ、９ｃの側面より
も内方に後退するように三層がレジスト１８の形状に沿
ってパターニングされる。このようにして、第１タング
ステンシリサイド層９ａと第２タングステンシリサイド
層９ｃとの間に凹部が形成される。そのとき、多結晶シ
リコン層９ｂのエッチングされた側部表面はほぼ鉛直面
に形成される。Further, referring to FIGS. 9 and 13, a resist pattern 18 having a predetermined shape is formed on the surface of second tungsten silicide layer 9c by photolithography. Then, using the resist pattern 18 as a mask, the second tungsten silicide layer 9c, the polycrystalline silicon layer 9b, and the first tungsten silicide layer 9a are etched by using, for example, a plasma etching method. Plasma etching uses SF 6 / F as a reaction gas.
32 / Cl 2 mixed gas with a flow rate of 4/25/80 sccm,
The pressure is set to 10 mTorr and the high frequency output is 25 W. In this case, the etching rates of the first and second tungsten silicide layers 9a and 9c and the polycrystalline silicon layer 9b are different, and the side surface of the polycrystalline silicon layer 9b is more than the side surface of the first and second tungsten silicide layers 9a and 9c. The three layers are patterned along the shape of the resist 18 so as to recede inward. In this way, a recess is formed between the first tungsten silicide layer 9a and the second tungsten silicide layer 9c. At that time, the etched side surface of the polycrystalline silicon layer 9b is formed almost vertically.
【００２５】さらに図１０および図１４を参照して、引
続いて反応ガスを変化させてプラズマエッチングを行な
う。反応ガスとしてはＣｌ2 を流量７０ｓｃｃｍで用
い、高周波出力１０ｗでエッチングを行なう。この場合
には、下地との高い選択比を有するエッチングが行なわ
れる。これにより、第１および第２タングステンシリサ
イド層９ａ、９ｃと多結晶シリコン層９ｂのエッチング
の仕上げが行なわれる。Further, referring to FIGS. 10 and 14, plasma etching is subsequently performed by changing the reaction gas. Cl 2 is used as a reaction gas at a flow rate of 70 sccm, and etching is performed at a high frequency output of 10 w. In this case, etching having a high selection ratio with respect to the base is performed. This completes the etching of the first and second tungsten silicide layers 9a and 9c and the polycrystalline silicon layer 9b.
【００２６】さらに、図１１および図１５に示されるよ
うに、たとえばシリコン窒化膜を全面に形成し、さらに
その表面を熱酸化処理して薄い酸化膜層を形成する。こ
れにより、酸化膜および窒化膜の複合膜からなる誘電体
層１０が形成される。さらに、全面にたとえばＣＶＤ法
を用いて多結晶シリコン層を形成し、ビット線コンタク
ト部近傍に開口部を設けることにより多結晶シリコン層
の上部電極１１が形成される。Further, as shown in FIGS. 11 and 15, for example, a silicon nitride film is formed on the entire surface, and the surface thereof is thermally oxidized to form a thin oxide film layer. As a result, the dielectric layer 10 made of the composite film of the oxide film and the nitride film is formed. Further, a polycrystalline silicon layer is formed on the entire surface by using, for example, a CVD method, and an opening is provided in the vicinity of the bit line contact portion to form the upper electrode 11 of the polycrystalline silicon layer.
【００２７】さらに、この後層間絶縁層１４およびビッ
ト線２ｂを形成して、メモリセルの製造工程が完了す
る。Further, thereafter, the interlayer insulating layer 14 and the bit line 2b are formed, and the manufacturing process of the memory cell is completed.
【００２８】このように、下部電極９の側面に凹凸を形
成する工程は、第１および第２タングステンシリサイド
層９ａ、９ｃと多結晶シリコン層９ｂとのエッチングレ
ートの差を利用して形成している。エッチング方法とし
ては、プラズマエッチングに限定されることなく、他の
エッチング法を用いてもかまわない。ただし、この場合
下部電極９に用いられる複数の材料に対して異なるエッ
チングレートを有するものに限られる。As described above, the step of forming the unevenness on the side surface of the lower electrode 9 is performed by utilizing the difference in etching rate between the first and second tungsten silicide layers 9a and 9c and the polycrystalline silicon layer 9b. There is. The etching method is not limited to plasma etching, and other etching methods may be used. However, in this case, the plurality of materials used for the lower electrode 9 are limited to those having different etching rates.
【００２９】次に、この発明の第２の実施例について説
明する。図１６は、第２の実施例によるメモリセルの断
面構造図である。この例において、キャパシタ５の下部
電極９の側面において凸部を形成する第１、第２、第３
タングステンシリサイド層９ａ、９ｃ、９ｅと凹部を形
成する第１多結晶シリコン層９ｂ、第２多結晶シリコン
層９ｄの５層構造を有している。さらに、この例からわ
かるように、積層の数は特に限定されるものではなく、
必要とされるキャパシタ容量に応じてさらに多数の層を
積層して下部電極９を構成することもできる。Next, a second embodiment of the present invention will be described. FIG. 16 is a sectional structural view of a memory cell according to the second embodiment. In this example, the first, second and third projections are formed on the side surface of the lower electrode 9 of the capacitor 5.
It has a five-layer structure of tungsten silicide layers 9a, 9c and 9e and a first polycrystalline silicon layer 9b and a second polycrystalline silicon layer 9d which form a recess. Further, as can be seen from this example, the number of stacks is not particularly limited,
The lower electrode 9 may be formed by stacking a larger number of layers depending on the required capacitor capacity.
【００３０】さらに、この発明の第３の実施例について
説明する。図１７は、第３の実施例によるメモリセルの
断面構造図である。この例は、第２の例と逆に、キャパ
シタ５の下部電極９に対して最小限必要とされる構成を
示すものである。すなわち、キャパシタの下部電極９の
最も下層に位置する層は多結晶シリコン層９ｂで構成さ
れ、さらにその表面上に下部電極９の側面の凸部を形成
するためのタングステンシリサイド層９ｃが形成されて
いる。この例においても、タングステンシリサイド層９
ｃの突出した部分の裏面も容量領域となり、これによっ
てキャパシタの容量が増大する。Further, a third embodiment of the present invention will be described. FIG. 17 is a sectional structural view of a memory cell according to the third embodiment. Contrary to the second example, this example shows the minimum required configuration for the lower electrode 9 of the capacitor 5. That is, the lowermost layer of the lower electrode 9 of the capacitor is composed of the polycrystalline silicon layer 9b, and the tungsten silicide layer 9c for forming the convex portion of the side surface of the lower electrode 9 is formed on the surface thereof. There is. Also in this example, the tungsten silicide layer 9
The back surface of the protruding portion of c also serves as a capacitance region, which increases the capacitance of the capacitor.
【００３１】なお、上記実施例におていは、下部電極を
構成する材料が、多結晶シリコンとタングステンシリサ
イドの組合わせについて説明したが、このような材料に
限定されるものではなく、導電性を有し、かつ互いにエ
ッチングレートの異なる材料の組合わせであれば、他の
材料であってもかまわない。In the above embodiments, the material of the lower electrode is a combination of polycrystalline silicon and tungsten silicide. However, the material is not limited to such a material, and the conductivity is not limited. Other materials may be used as long as they are a combination of materials that have the different etching rates.
【００３２】[0032]
【発明の効果】このように、この発明による半導体記憶
装置のキャパシタは、下部電極を複数の導電層で構成
し、かつ積層体の側面にエッチングレートの差を利用し
て凹凸面を形成したことにより、キャパシタの平面占有
面積を増大させることなくキャパシタ容量を増大するこ
とが可能となった。As described above, in the capacitor of the semiconductor memory device according to the present invention, the lower electrode is composed of a plurality of conductive layers, and the uneven surface is formed on the side surface of the laminate by utilizing the difference in etching rate. As a result, it is possible to increase the capacitance of the capacitor without increasing the area occupied by the capacitor in the plane.
【図１】この発明の第１の実施例によるＤＲＡＭのメモ
リセルの断面構造図であり、図３中の切断線Ｉ−Ｉ方向
からの断面構造を示す。FIG. 1 is a cross-sectional structure diagram of a memory cell of a DRAM according to a first embodiment of the present invention, showing a cross-sectional structure taken along the line I--I in FIG.
【図２】図１と同様のメモリセルの断面構造図であり、
図３中の切断線ＩＩ−ＩＩに沿った方向からの断面構造
を示す。2 is a cross-sectional structural view of a memory cell similar to FIG.
FIG. 4 shows a cross-sectional structure from a direction along a cutting line II-II in FIG. 3.
【図３】この発明の実施例によるＤＲＡＭのメモリセル
の平面構造図である。FIG. 3 is a plan view of a memory cell of a DRAM according to an embodiment of the present invention.
【図４】ＤＲＡＭのメモリセルの等価回路図である。FIG. 4 is an equivalent circuit diagram of a memory cell of a DRAM.
【図５】図１に示すメモリセルの製造工程の第１工程を
示す断面構造図である。5 is a sectional structural view showing a first step of a manufacturing process of the memory cell shown in FIG. 1. FIG.
【図６】図１に示すメモリセルの製造工程の第２工程を
示す断面構造図である。6 is a sectional structural view showing a second step of the manufacturing process of the memory cell shown in FIG. 1. FIG.
【図７】図１に示すメモリセルの製造工程の第３工程を
示す断面構造図である。7 is a cross-sectional structure diagram showing a third step of the manufacturing process of the memory cell shown in FIG. 1. FIG.
【図８】図１に示すメモリセルの製造工程の第４工程を
示す断面構造図である。8 is a sectional structural view showing a fourth step of manufacturing the memory cell shown in FIG. 1. FIG.
【図９】図１に示すメモリセルの製造工程の第５工程を
示す断面構造図である。9 is a cross-sectional structure diagram showing a fifth step of the manufacturing process of the memory cell shown in FIG. 1. FIG.
【図１０】図１に示すメモリセルの製造工程の第６工程
を示す断面構造図である。10 is a sectional structural view showing a sixth step of manufacturing the memory cell shown in FIG. 1. FIG.
【図１１】図１に示すメモリセルの製造工程の第７工程
を示す断面構造図である。11 is a sectional structural view showing a seventh step of the manufacturing process of the memory cell shown in FIG.
【図１２】図２に示すメモリセルの製造工程の第４工程
を示す断面構造図である。12 is a cross-sectional structure diagram showing a fourth step of the manufacturing process of the memory cell shown in FIG.
【図１３】図２に示すメモリセルの製造工程の第５工程
を示す断面構造図である。13 is a sectional structural view showing a fifth step of manufacturing the memory cell shown in FIG. 2. FIG.
【図１４】図２に示すメモリセルの製造工程の第６工程
を示す断面構造図である。14 is a sectional structural view showing a sixth step of manufacturing the memory cell shown in FIG. 2. FIG.
【図１５】図２に示すメモリセルの製造工程の第７工程
を示す断面構造図である。15 is a cross-sectional structure diagram showing a seventh step of the manufacturing process of the memory cell shown in FIG.
【図１６】この発明の第２の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。FIG. 16 is a sectional structural view of a memory cell of a DRAM according to a second embodiment of the present invention.
【図１７】この発明の第３の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。FIG. 17 is a sectional structural view of a memory cell of a DRAM according to a third embodiment of the present invention.
【図１８】従来の第１の例によるＤＲＡＭのメモリセル
の断面構造図である。FIG. 18 is a sectional structural view of a memory cell of a DRAM according to a first conventional example.
【図１９】図１８に示すメモリセルの製造工程の第１工
程を示す断面構造図である。19 is a sectional structural view showing a first step of a manufacturing process of the memory cell shown in FIG. 18. FIG.
【図２０】図１８に示すメモリセルの製造工程の第２工
程を示す断面構造図である。20 is a cross-sectional structure diagram showing a second step of the manufacturing step of the memory cell shown in FIG. 18. FIG.
【図２１】図１８に示すメモリセルの製造工程の第３工
程を示す断面構造図である。21 is a cross-sectional structure diagram showing a third step of the manufacturing process of the memory cell shown in FIG. 18. FIG.
【図２２】図１８に示すメモリセルの製造工程の第４工
程を示す断面構造図である。22 is a sectional structural view showing a fourth step of manufacturing the memory cell shown in FIG. 18. FIG.
【図２３】従来のキャパシタの例を示す断面構造図であ
る。FIG. 23 is a sectional structural view showing an example of a conventional capacitor.
５ キャパシタ ６ ソース・ドレイン領域 ９ 下部電極 ９ａ、９ｃ、９ｅ タングステンシリサイド層 ９ｂ、９ｄ 多結晶シリコン層 １０ 誘電体層 １１ 上部電極 5 Capacitor 6 Source / Drain Region 9 Lower Electrode 9a, 9c, 9e Tungsten Silicide Layer 9b, 9d Polycrystalline Silicon Layer 10 Dielectric Layer 11 Upper Electrode
Claims (3)
電型の半導体基板と、 前記半導体基板の表面上に絶縁層を介在して形成され、
かつその一部が前記不純物領域に接続された第１導電層
と、 前記第１導電層の表面上に積層され、前記第１導電層の
外周面より外方へ突出した外周面を有する有する第２導
電層と、 前記第１導電層および前記第２導電層の表面を覆う誘電
体層と、 前記誘電体層の表面を覆う電極層とを備えた、半導体記
憶装置。1. A second-conductivity-type semiconductor substrate having a first-conductivity-type impurity region, and an insulating layer formed on the surface of the semiconductor substrate,
And a first conductive layer, a part of which is connected to the impurity region, and an outer peripheral surface stacked on the surface of the first conductive layer and protruding outward from the outer peripheral surface of the first conductive layer. A semiconductor memory device comprising: two conductive layers; a dielectric layer that covers surfaces of the first conductive layer and the second conductive layer; and an electrode layer that covers surfaces of the dielectric layer.
電型の半導体基板と、 前記半導体基板の表面上に絶縁層を介在して形成され、
かつその一部が前記不純物領域に接続された第１導電層
と、 前記第１導電層の表面上に積層され、前記第１導電層の
外周面より内方へ後退した外周面を有する第２導電層
と、 前記第２導電層の表面上に形成され、前記第２導電層の
外周面より外方へ突出した外周面を有する第３導電層
と、 前記第１導電層、前記第２導電層および前記第３導電層
の表面を覆う誘電体層と、 前記誘電体層の表面を覆う電極層とを備えた、半導体記
憶装置。2. A second-conductivity-type semiconductor substrate having a first-conductivity-type impurity region, and an insulating layer formed on the surface of the semiconductor substrate,
And a second conductive layer having a part thereof connected to the impurity region, and a second conductive layer laminated on the surface of the first conductive layer and having an outer peripheral surface receding inward from an outer peripheral surface of the first conductive layer. A conductive layer, a third conductive layer formed on the surface of the second conductive layer and having an outer peripheral surface projecting outward from the outer peripheral surface of the second conductive layer, the first conductive layer, the second conductive layer A semiconductor memory device comprising: a layer and a dielectric layer that covers the surfaces of the third conductive layer; and an electrode layer that covers the surface of the dielectric layer.
置の製造方法であって、 絶縁層の表面上に互いに異なる材料の第１導電層および
第２導電層を順次積層する工程と、 前記第１導電層の側面が前記第２導電層の側面よりも内
方へ後退するように前記第１導電層と前記第導電層を所
定の形状にパターニングする工程と、 前記第１導電層および前記第２導電層の表面に誘電体層
を形成する工程と、 前記誘電体層の表面上に第３導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。3. A method of manufacturing a semiconductor memory device having a multilayer capacitor, comprising the steps of sequentially laminating a first conductive layer and a second conductive layer made of different materials on the surface of an insulating layer, and the first conductive layer. Patterning the first conductive layer and the first conductive layer into a predetermined shape so that the side surface of the layer recedes inward from the side surface of the second conductive layer; and the first conductive layer and the second conductive layer. A method of manufacturing a semiconductor memory device, comprising: a step of forming a dielectric layer on the surface of the layer; and a step of forming a third conductive layer on the surface of the dielectric layer.
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| JPS63143840A (en) * | 1986-12-08 | 1988-06-16 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH0210762A (en) * | 1988-06-28 | 1990-01-16 | Mitsubishi Electric Corp | Capacitor |
| JPH0316258A (en) * | 1989-06-14 | 1991-01-24 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930017186A (en) | 1993-08-30 |
| DE4238081A1 (en) | 1993-07-22 |
| DE4238081C2 (en) | 1995-05-24 |
| KR970007220B1 (en) | 1997-05-07 |
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Legal Events
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| A02 | Decision of refusal |
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