JPH05198687A - Multilayer wiring formation - Google Patents

Multilayer wiring formation

Info

Publication number
JPH05198687A
JPH05198687A JP735892A JP735892A JPH05198687A JP H05198687 A JPH05198687 A JP H05198687A JP 735892 A JP735892 A JP 735892A JP 735892 A JP735892 A JP 735892A JP H05198687 A JPH05198687 A JP H05198687A
Authority
JP
Japan
Prior art keywords
wiring
polyimide resin
forming
resist pattern
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP735892A
Other languages
Japanese (ja)
Inventor
Takashi Kinoshita
尚 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP735892A priority Critical patent/JPH05198687A/en
Publication of JPH05198687A publication Critical patent/JPH05198687A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To enable formation of a fine and arbitrary tapered through-hole and to provide a formation method of a multilayer wiring which can simplify a process by forming a through-hole in a layer insulating film consisting of polyimide resin by using a resist pattern. CONSTITUTION:A resist pattern with an inverted taper is formed of a resist 4 in a through-hole part on a first wiring 2 and is covered with polyimide resin 3. Then, a second wiring 5 is formed after the resist is removed by etching until an uppermost part of the resist pattern is exposed or after etching is performed until the entire resist is removed by using an etching rate of the polyimide resin 3 and the photoresist 4.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、ポリイミド系樹脂から
なる絶縁膜にスルーホールを形成するときに、高精度な
スルーホールが形成でき、半導体装置の微細化が可能な
多層配線形成方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a multi-layered wiring, which enables formation of a highly accurate through hole when forming a through hole in an insulating film made of a polyimide resin and enables miniaturization of a semiconductor device. Is.

【0002】[0002]

【従来の技術】近年、半導体装置や多層配線基板の微細
化、多層配線化により、層間絶縁膜や表面保護膜に成膜
性、平坦化性、被覆性に優れたポリイミド系樹脂からな
る絶縁物が使用されるようになってきた。
2. Description of the Related Art In recent years, due to miniaturization of semiconductor devices and multilayer wiring boards and multilayer wiring, insulators made of a polyimide resin having excellent film forming property, flattening property, and covering property on an interlayer insulating film or a surface protective film. Has come to be used.

【0003】以下に従来の多層配線形成方法について説
明する。図3(a)〜(d)は従来の多層配線形成方法
の工程断面図であり、1は半導体基板、2は第1配線、
3はポリイミド系樹脂、4はフォトレジスト、5は第2
配線である。
A conventional method of forming a multilayer wiring will be described below. 3A to 3D are process cross-sectional views of a conventional multilayer wiring forming method, in which 1 is a semiconductor substrate, 2 is a first wiring,
3 is a polyimide resin, 4 is a photoresist, 5 is a second
Wiring.

【0004】多層配線のスルーホールを形成するとき、
まず、半導体基板1の表面に形成した第1配線2をポリ
イミド系樹脂3で覆い、その上にフォトレジスト4でレ
ジストパターンを形成して、露出したポリイミド系樹脂
3をヒドラジン系エッチング液でエッチングした後、第
2配線5を形成する。
When forming a through hole of a multilayer wiring,
First, the first wiring 2 formed on the surface of the semiconductor substrate 1 is covered with a polyimide resin 3, a resist pattern is formed thereon with a photoresist 4, and the exposed polyimide resin 3 is etched with a hydrazine etching solution. After that, the second wiring 5 is formed.

【0005】従来の多層配線形成方法の他の例を図4
(a)〜(d)に示す。1は半導体基板、2は第1配
線、3はポリイミド系樹脂、6は無機膜、4はフォトレ
ジスト、5は第2配線である。
Another example of the conventional method for forming a multilayer wiring is shown in FIG.
It shows in (a)-(d). 1 is a semiconductor substrate, 2 is a first wiring, 3 is a polyimide resin, 6 is an inorganic film, 4 is a photoresist, and 5 is a second wiring.

【0006】多層配線のスルーホールを形成するとき、
まず、半導体基板1の表面に形成した第1配線2をポリ
イミド系樹脂3で覆い、その上に金属膜、酸化膜、窒化
膜等の無機膜6を被覆し、さらにその上にフォトレジス
ト4でレジストパターンを形成する。次いで、露出した
無機膜6をエッチングしてフォトレジスト4を除去し、
露出したポリイミド系樹脂3を酸素プラズマ等によりエ
ッチングした後、第2配線5を形成する。
When forming a through hole for multi-layer wiring,
First, the first wiring 2 formed on the surface of the semiconductor substrate 1 is covered with a polyimide resin 3, an inorganic film 6 such as a metal film, an oxide film, a nitride film or the like is covered thereon, and a photoresist 4 is further formed thereon. A resist pattern is formed. Then, the exposed inorganic film 6 is etched to remove the photoresist 4,
After the exposed polyimide resin 3 is etched by oxygen plasma or the like, the second wiring 5 is formed.

【0007】[0007]

【発明が解決しようとする課題】しかしながら図3に示
す従来の構成では、フォトレジスト4でパターニング
し、ヒドラジン系エッチング液でウェットエッチングす
ることやポリイミド系樹脂3のベーク条件やエッチング
条件により、スルーホールのテーパー角が変化すること
から、スルーホールの微細化やテーパー角の制御が困難
であること、さらに、ヒドラジン系エッチング液は人体
に対して有害であり、取り扱いにも厳重な注意が必要で
あるという欠点を有していた。
However, in the conventional structure shown in FIG. 3, patterning with the photoresist 4 and wet etching with a hydrazine-based etching solution and bake conditions and etching conditions of the polyimide-based resin 3 cause a through hole. Since the taper angle changes, it is difficult to miniaturize the through holes and control the taper angle. Furthermore, the hydrazine-based etching solution is harmful to the human body and requires careful handling. It had the drawback.

【0008】また、図4に示す従来の構成では、ポリイ
ミド系樹脂3をエッチングするのに、酸素プラズマ等を
用いるため、エッチングマスクとして、金属膜、酸化
膜、窒化膜等の無機膜6のパターンを形成しなければな
らず、その形成に無機膜6の成膜、レジストパターニン
グ、無機膜6のエッチング、レジスト除去の工程が必要
となり、工程数の増加や製造コストの上昇となること、
さらに、酸素プラズマ等によるエッチングでは、スルー
ホールのテーパー角を付けるのが困難であり、第2配線
5の段差被覆性が悪くなり、断線をおこす可能性がある
という欠点を有していた。
Further, in the conventional structure shown in FIG. 4, since oxygen plasma or the like is used to etch the polyimide resin 3, the pattern of the inorganic film 6 such as a metal film, an oxide film or a nitride film is used as an etching mask. Must be formed, and the formation of the inorganic film 6, the resist patterning, the etching of the inorganic film 6, and the resist removal process are required for the formation, which increases the number of processes and the manufacturing cost.
Further, in etching with oxygen plasma or the like, it is difficult to form a taper angle of the through hole, the step coverage of the second wiring 5 deteriorates, and there is a drawback that disconnection may occur.

【0009】本発明は上記従来の問題点を解決するもの
で、高精度なスルーホールが形成できるとともに、テー
パー角を任意に付けることのできる多層配線形成方法を
提供することを目的とする。
An object of the present invention is to solve the above-mentioned conventional problems, and an object thereof is to provide a multilayer wiring forming method capable of forming a highly accurate through hole and arbitrarily setting a taper angle.

【0010】[0010]

【課題を解決するための手段】この目的を達成するため
に本発明の多層配線形成方法は、基板上に形成した下層
の配線上に上層の配線との接続部(スルーホール)をネ
ガ型フォトレジストを用いて、適当なオーバー露光で逆
テーパーの付いた凸状のレジストパターンで形成する工
程と、下層の配線とレジストパターンを被覆性に優れた
ポリイミド系樹脂で覆う工程と、ポリイミド系樹脂表面
の一部を凸状のレジストパターンの最上部が露出するま
で酸素プラズマなどでエッチングする工程と、露出した
凸状のレジストパターンをレジストストリッパーなどで
除去する工程と、スルーホールが形成されたポリイミド
系樹脂上に上層の配線を形成する工程を有している。
In order to achieve this object, a method of forming a multilayer wiring according to the present invention is designed such that a connection portion (through hole) to a wiring of an upper layer is formed on a wiring of a lower layer formed on a substrate by a negative type photo. Step of forming a convex resist pattern with reverse taper by appropriate overexposure using resist, step of covering lower layer wiring and resist pattern with polyimide resin with excellent coverage, polyimide resin surface Part of the convex resist pattern is etched with oxygen plasma or the like until the top is exposed, a step of removing the exposed convex resist pattern with a resist stripper, etc. There is a step of forming an upper wiring on the resin.

【0011】もう一つの本発明の多層配線形成方法は、
基板上に形成したスルーホール部にネガ型フォトレジス
トを用いて、適当なオーバー露光で逆テーパーの付いた
凸状のレジストパターンを形成する工程と、下層の配線
と凸状のレジストパターンを被覆性に優れたポリイミド
系樹脂で覆う工程と、ポリイミド系樹脂表面の一部と凸
状のレジストパターンの全部を連続的に酸素プラズマな
どでエッチングする工程と、スルーホールが形成された
ポリイミド系樹脂上に上層の配線を形成する工程を有し
ている。
Another method of forming a multilayer wiring according to the present invention is
Using a negative photoresist in the through holes formed on the substrate, the process of forming a convex resist pattern with a reverse taper by appropriate overexposure, and covering the underlying wiring and the convex resist pattern Step of covering with a polyimide resin excellent in, a step of continuously etching a part of the polyimide resin surface and the entire convex resist pattern with oxygen plasma, etc., on the polyimide resin on which the through holes are formed. There is a step of forming an upper wiring.

【0012】[0012]

【作用】この構成によって、フォトレジストのパターン
でスルーホールを形成するため、スルーホールの微細化
や任意のテーパー角を付けるとともに、工程の簡素化が
できる。
With this structure, since the through holes are formed by the photoresist pattern, the through holes can be miniaturized, an arbitrary taper angle can be provided, and the process can be simplified.

【0013】[0013]

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【0014】図1(a)〜(d)は本発明の一実施例に
おける多層配線形成方法の工程断面図である。図1にお
いて、1は半導体基板、2は第1配線、4はネガ型フォ
トレジスト、7はフォトマスク、3はポリイミド系樹
脂、5は第2配線である。
1 (a) to 1 (d) are process cross-sectional views of a method for forming a multilayer wiring in an embodiment of the present invention. In FIG. 1, 1 is a semiconductor substrate, 2 is a first wiring, 4 is a negative photoresist, 7 is a photomask, 3 is a polyimide resin, and 5 is a second wiring.

【0015】まず、半導体基板1上に第1配線2を形成
し、その上にネガ型フォトレジスト4を塗布し、フォト
マスク7を用いて第1配線2と第2配線5のスルーホー
ル接続部に適当なオーバー露光で逆テーパーの付いたレ
ジストパターンを形成する。次いで、半導体基板1上の
第1配線2とレジストパターンをポリイミド系樹脂3で
被覆し、酸素プラズマなどでレジストパターンの最上部
が露出するまでエッチングした後、露出したレジストパ
ターンをレジストストリッパーで除去し、第2配線5を
形成する。
First, a first wiring 2 is formed on a semiconductor substrate 1, a negative photoresist 4 is applied on the first wiring 2, and a through hole connecting portion between the first wiring 2 and the second wiring 5 is formed by using a photomask 7. Then, a resist pattern having an inverse taper is formed by appropriate overexposure. Next, the first wiring 2 and the resist pattern on the semiconductor substrate 1 are covered with a polyimide resin 3 and etched by oxygen plasma or the like until the uppermost part of the resist pattern is exposed, and then the exposed resist pattern is removed by a resist stripper. , The second wiring 5 is formed.

【0016】また、図2(a)〜(d)は他の実施例に
おける多層配線形成方法の工程断面図である。図2にお
いて、上記と同様にエッチングレートがネガ型フォトレ
ジスト4よりも遅いポリイミド系樹脂3で、半導体基板
1上の第1配線2とレジストパターンを被覆した後、酸
素プラズマなどにより、エッチングレートの差を利用し
てポリイミド系樹脂3表面の一部とレジストパターンの
全部を連続的にエッチングし、形成されたスルーホール
上に第2配線5を形成する。
Further, FIGS. 2A to 2D are process cross-sectional views of a method for forming a multilayer wiring in another embodiment. In FIG. 2, similarly to the above, after covering the first wiring 2 and the resist pattern on the semiconductor substrate 1 with a polyimide resin 3 whose etching rate is slower than that of the negative photoresist 4, the etching rate of the etching rate is changed by oxygen plasma or the like. By utilizing the difference, a part of the surface of the polyimide resin 3 and the entire resist pattern are continuously etched, and the second wiring 5 is formed on the formed through hole.

【0017】以上のように2つの実施例によれば、第1
配線2と第2配線5のスルーホール部にネガ型フォトレ
ジスト4を用いて適当なオーバー露光で逆テーパーの付
いたレジストパターンを形成し、そのレジストパターン
をそのままスルーホールに利用するため、微細かつオー
バー露光の調整で任意のテーパー角も付けることができ
るスルーホールの形成とともに、工程の簡素化ができ
る。また、ウェットエッチングに用いる人体に有害なヒ
ドラジン系エッチング液や、ドライエッチングの時に必
要な金属膜などの無機膜6パターンの形成も必要なくな
る。
As described above, according to the two embodiments, the first
A negative photoresist 4 is used in the through-hole portions of the wiring 2 and the second wiring 5 to form a resist pattern having a reverse taper by appropriate overexposure, and the resist pattern is used as it is for the through-hole. By adjusting the overexposure, it is possible to form a through hole that can have an arbitrary taper angle and simplify the process. Further, it is not necessary to form a hydrazine-based etching solution which is harmful to the human body for wet etching, or to form an inorganic film 6 pattern such as a metal film necessary for dry etching.

【0018】なお、本実施例では下層の配線を第1配
線、上層の配線を第2配線としたが、下層の配線を第N
配線、上層の配線を第(N+1)配線とすると、N層の
多層配線形成方法とすることもできる。
In this embodiment, the lower wiring is the first wiring and the upper wiring is the second wiring, but the lower wiring is the Nth wiring.
If the wiring and the wiring in the upper layer are the (N + 1) th wiring, an N-layer multi-layer wiring forming method can also be used.

【0019】[0019]

【発明の効果】以上のように本発明は下層の配線と上層
の配線のスルーホール部に適当なオーバー露光で逆テー
パーの付いたレジストパターンを形成し、そのレジスト
パターンをそのままスルーホールに利用するため、微細
かつオーバー露光の調整で任意のテーパー角も付けるこ
とができるスルーホールの形成とともに、工程の簡素化
ができる優れた多層配線形成方法を実現できるものであ
る。
As described above, according to the present invention, a resist pattern having an inverse taper is formed on the through-hole portions of the lower layer wiring and the upper layer wiring by appropriate overexposure, and the resist pattern is used as it is for the through hole. Therefore, it is possible to realize an excellent multi-layer wiring formation method that can finely form a through hole in which an arbitrary taper angle can be provided by adjusting overexposure and simplify the process.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例における多層配線形成方法の
工程断面図
FIG. 1 is a process sectional view of a method for forming a multi-layer wiring according to an embodiment of the present invention.

【図2】本発明の他の実施例における多層配線形成方法
の工程断面図
FIG. 2 is a process sectional view of a method for forming a multilayer wiring according to another embodiment of the present invention.

【図3】従来の多層配線形成方法の工程断面図FIG. 3 is a process cross-sectional view of a conventional method for forming a multilayer wiring.

【図4】従来の他の多層配線形成方法の工程断面図FIG. 4 is a process cross-sectional view of another conventional multilayer wiring forming method.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 第1配線 3 ポリイミド系樹脂 4 フォトレジスト 5 第2配線 6 無機膜 7 フォトマスク 1 Semiconductor Substrate 2 First Wiring 3 Polyimide Resin 4 Photoresist 5 Second Wiring 6 Inorganic Film 7 Photomask

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 基板上に配線とポリイミド系樹脂からな
る多層配線を形成する方法において、下層の配線上に位
置する上層の配線との接続部に凸状のレジストパターン
を形成する工程と、前記下層の配線と凸状のレジストパ
ターンをポリイミド系樹脂で被覆する工程と、前記ポリ
イミド系樹脂表面の一部を凸状のレジストパターンの最
上部が露出するまでエッチングする工程と、前記露出し
た接続部の凸状のレジストパターンを除去する工程と、
前記接続部が形成されたポリイミド系樹脂上に上層の配
線を形成する工程を備えていることを特徴とする多層配
線形成方法。
1. A method of forming a wiring and a multilayer wiring made of a polyimide resin on a substrate, the method comprising forming a convex resist pattern at a connection portion with an upper wiring located on a lower wiring, A step of coating the lower wiring and a convex resist pattern with a polyimide resin, a step of etching a part of the polyimide resin surface until the uppermost part of the convex resist pattern is exposed, and the exposed connection portion A step of removing the convex resist pattern of
A method of forming a multi-layer wiring, comprising a step of forming an upper wiring on the polyimide resin on which the connection portion is formed.
【請求項2】 基板上に配線とポリイミド系樹脂からな
る多層配線を形成する方法において、下層の配線上に位
置する上層の配線との接続部に凸状のレジストパターン
を形成する工程と、前記下層の配線と凸状のレジストパ
ターンをポリイミド系樹脂で被覆する工程と、前記ポリ
イミド系樹脂表面の一部と凸状のレジストパターンの全
部を連続的にエッチングする工程と、前記接続部が形成
されたポリイミド系樹脂上に上層の配線を形成する工程
を備えていることを特徴とする多層配線形成方法。
2. A method of forming a wiring and a multilayer wiring made of a polyimide resin on a substrate, the method comprising forming a convex resist pattern at a connection portion with an upper wiring located on a lower wiring, The step of coating the lower wiring and the convex resist pattern with a polyimide resin, the step of continuously etching a part of the polyimide resin surface and the convex resist pattern, and the connection portion are formed. A method for forming a multilayer wiring, comprising a step of forming an upper layer wiring on the polyimide resin.
JP735892A 1992-01-20 1992-01-20 Multilayer wiring formation Pending JPH05198687A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP735892A JPH05198687A (en) 1992-01-20 1992-01-20 Multilayer wiring formation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP735892A JPH05198687A (en) 1992-01-20 1992-01-20 Multilayer wiring formation

Publications (1)

Publication Number Publication Date
JPH05198687A true JPH05198687A (en) 1993-08-06

Family

ID=11663741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP735892A Pending JPH05198687A (en) 1992-01-20 1992-01-20 Multilayer wiring formation

Country Status (1)

Country Link
JP (1) JPH05198687A (en)

Similar Documents

Publication Publication Date Title
US4560436A (en) Process for etching tapered polyimide vias
JPH0613470A (en) Manufacture of semiconductor device
EP0263348A2 (en) Process for defining vias through silicon nitride and polyimide
JPS61171132A (en) Formation of through hole
JPH08279488A (en) Fabrication of semiconductor device
JPH05198687A (en) Multilayer wiring formation
JPH04139828A (en) Manufacture of semiconductor device
KR950003224B1 (en) Fabricationg method of semiconductor device having multi-layer structure
JPS6342144A (en) Structure of multilayer interconnection
JPS6254427A (en) Manufacture of semiconductor device
JPH0612789B2 (en) Semiconductor device
JPS62137853A (en) Formation of multilayer interconnection
JPS5843520A (en) Semiconductor device
JP2699389B2 (en) Method for manufacturing semiconductor device
JPS62145817A (en) Manufacture of semiconductor device
JPS58213451A (en) Forming method for multilayer wiring
JPS58216441A (en) Multilayer wiring structure for semiconductor device
KR910000277B1 (en) Multilayer semiconductor
KR960008559B1 (en) Fine contact hall forming method of semiconductor device
JPS6334928A (en) Formation of through hole
KR980011869A (en) How to form fine contact holes
JPH03248533A (en) Semiconductor integrated circuit device
KR980011909A (en) Method of forming a contact of a semiconductor device
JPH04250618A (en) Manufacture of semiconductor device
JPS62281328A (en) Manufacture of semiconductor device