JPH05197777A - 遅延シミュレーション方式 - Google Patents
遅延シミュレーション方式Info
- Publication number
- JPH05197777A JPH05197777A JP4027513A JP2751392A JPH05197777A JP H05197777 A JPH05197777 A JP H05197777A JP 4027513 A JP4027513 A JP 4027513A JP 2751392 A JP2751392 A JP 2751392A JP H05197777 A JPH05197777 A JP H05197777A
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- delay
- hardware description
- floor plan
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 フロアプランに基づくマクロ間の配線の遅延
時間を用いて遅延シミュレーション行うことにより、遅
延時間計算の精度を向上させる。 【構成】 フロアプラン作成手段２により作成されたフ
ロアプランに基づき、マクロ間の配線の遅延時間を算出
し、これを遅延時間付加手段６によりハードウェア記述
言語に付加し、これをシミュレーション手段８によりシ
ミュレーションする。
時間を用いて遅延シミュレーション行うことにより、遅
延時間計算の精度を向上させる。 【構成】 フロアプラン作成手段２により作成されたフ
ロアプランに基づき、マクロ間の配線の遅延時間を算出
し、これを遅延時間付加手段６によりハードウェア記述
言語に付加し、これをシミュレーション手段８によりシ
ミュレーションする。
Description
【０００１】
【産業上の利用分野】本発明は遅延シミュレーション方
式に関し、特に、ハードウェア設計初期におけるハード
ウェア記述言語の遅延シミュレーション方式に関する。
式に関し、特に、ハードウェア設計初期におけるハード
ウェア記述言語の遅延シミュレーション方式に関する。
【０００２】
【従来の技術】従来、この種の遅延シミュレーション方
式では、フロアプランに基づくマクロ間の配線の遅延時
間を用いることなくシミュレーションを行っていた。
式では、フロアプランに基づくマクロ間の配線の遅延時
間を用いることなくシミュレーションを行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来の遅延シ
ミュレーション方式では、フロアプランに基づくマクロ
間の配線の遅延時間を用いることなく遅延シミュレーシ
ョンを行っているので、遅延時間の精度が悪い、という
問題点がある。
ミュレーション方式では、フロアプランに基づくマクロ
間の配線の遅延時間を用いることなく遅延シミュレーシ
ョンを行っているので、遅延時間の精度が悪い、という
問題点がある。
【０００４】
【課題を解決するための手段】本発明に係る遅延シミュ
レーション方式は、ハードウェア記述言語に基づき、フ
ロアプラン作成手段によりフロアプランを作成し、この
フロアプランを用いてマクロ間遅延算出手段によりマク
ロ間の配線の遅延時間を算出し、この遅延時間をハード
ウェア記述言語に付加するようにしたものである。
レーション方式は、ハードウェア記述言語に基づき、フ
ロアプラン作成手段によりフロアプランを作成し、この
フロアプランを用いてマクロ間遅延算出手段によりマク
ロ間の配線の遅延時間を算出し、この遅延時間をハード
ウェア記述言語に付加するようにしたものである。
【０００５】
【作用】本発明はマクロ間の配線の遅延時間の精度を上
げることができる。
げることができる。
【０００６】
【実施例】図１は本発明に係る遅延シミュレーション方
式の一実施例を示す系統図である。まず、図２に示すハ
ードウェア記述言語を用いて、マクロの配置座標による
配線遅延時間の違いを考慮した遅延シミュレーションを
行う場合について、図１に示す遅延シミュレーション方
式を用いて説明する。
式の一実施例を示す系統図である。まず、図２に示すハ
ードウェア記述言語を用いて、マクロの配置座標による
配線遅延時間の違いを考慮した遅延シミュレーションを
行う場合について、図１に示す遅延シミュレーション方
式を用いて説明する。
【０００７】図２に示す最上位の階層のハードウェア記
述において、ＩＮＰは、それ以下に外部入力の信号名を
示す識別子である。ここでは、外部入力の信号名Ｉが定
義されている。ＯＴＰは、それ以下に外部出力の信号名
を示す識別子である。ここでは、外部出力の信号名Ｕが
定義されている。ＭＯＤは、それ以下にマクロ名を示す
識別子である。ここでは、Ａ、Ｂ，Ｃがマクロ名として
定義されている。マクロ名に続く括弧の中には、各マク
ロの入出力の信号名が定義される。ＬＯＤは、それ以下
にマクロの入力信号名を示す識別子であり、ＳＲＣは、
それ以下にマクロの出力信号名を示す識別子である。こ
こでは、マクロＡの入力信号名としてＩ、出力信号名と
してＡＢ、ＡＣが定義されている。同様に、マクロＢの
入力信号名としてＡＢ、出力信号名としてＢＣ、マクロ
Ｃの入力信号名としてＡＣ、ＢＣ、出力信号名としてＵ
が定義されている。以下では、長さの単位をmm、時間の
単位をn sec.とする。
述において、ＩＮＰは、それ以下に外部入力の信号名を
示す識別子である。ここでは、外部入力の信号名Ｉが定
義されている。ＯＴＰは、それ以下に外部出力の信号名
を示す識別子である。ここでは、外部出力の信号名Ｕが
定義されている。ＭＯＤは、それ以下にマクロ名を示す
識別子である。ここでは、Ａ、Ｂ，Ｃがマクロ名として
定義されている。マクロ名に続く括弧の中には、各マク
ロの入出力の信号名が定義される。ＬＯＤは、それ以下
にマクロの入力信号名を示す識別子であり、ＳＲＣは、
それ以下にマクロの出力信号名を示す識別子である。こ
こでは、マクロＡの入力信号名としてＩ、出力信号名と
してＡＢ、ＡＣが定義されている。同様に、マクロＢの
入力信号名としてＡＢ、出力信号名としてＢＣ、マクロ
Ｃの入力信号名としてＡＣ、ＢＣ、出力信号名としてＵ
が定義されている。以下では、長さの単位をmm、時間の
単位をn sec.とする。
【０００８】まず、ハードウェア記述格納手段１が、図
２に示すハードウェア記述言語を格納するとする。フロ
アプラン作成手段２は、このハードウェア記述言語に基
づき、最終レイアウト後の面積が最小になり、かつ、ハ
ードウェア速度に関する性能が最高になるようにフロア
プランを作成する。即ち、条件を満たすようにマクロ
Ａ、Ｂ、Ｃのみのレイアウトを行う。ここでは、フロア
プラン作成の結果、マクロＡ、Ｂ、Ｃの中心座標が、そ
れぞれ、（１０，１０）、（１０，２０）、（２０，１
０）になったとする。フロアプラン格納手段３は、この
フロアプランを格納する。マクロ間遅延算出手段４は、
このフロアプラン及び図２のハードウェア記述言語より
マクロ間の配線長をマクロの中心座標間のマンハッタン
長として求め、それに基づき、マクロ間の配線の遅延時
間を求める。
２に示すハードウェア記述言語を格納するとする。フロ
アプラン作成手段２は、このハードウェア記述言語に基
づき、最終レイアウト後の面積が最小になり、かつ、ハ
ードウェア速度に関する性能が最高になるようにフロア
プランを作成する。即ち、条件を満たすようにマクロ
Ａ、Ｂ、Ｃのみのレイアウトを行う。ここでは、フロア
プラン作成の結果、マクロＡ、Ｂ、Ｃの中心座標が、そ
れぞれ、（１０，１０）、（１０，２０）、（２０，１
０）になったとする。フロアプラン格納手段３は、この
フロアプランを格納する。マクロ間遅延算出手段４は、
このフロアプラン及び図２のハードウェア記述言語より
マクロ間の配線長をマクロの中心座標間のマンハッタン
長として求め、それに基づき、マクロ間の配線の遅延時
間を求める。
【０００９】ここでは、フロアプランによる座標より信
号ＡＢ、ＡＣ、ＢＣの配線長は、それぞれ、１０、１
０、２０となる。配線の遅延時間が、１０×（配線長）
で求められるとすると、信号ＡＢ、ＡＣ、ＢＣの配線の
遅延時間は、それぞれ、１００、１００、２００とな
る。マクロ間遅延格納手段５は、これらのマクロ間の配
線の遅延時間を格納する。遅延時間付加手段６は、ハー
ドウェア記述言語に、これらのマクロ間の配線の遅延時
間の記述を付加し、マクロ内の配線の遅延時間について
は一律１０の遅延時間を想定し、この記述をハードウェ
ア記述言語に付加する。遅延時間付ハードウェア記述言
語格納手段７は、遅延時間の記述を付加したハードウェ
ア記述言語を格納する。シミュレーション手段８は、遅
延時間を付加したハードウェア記述言語に基づき、遅延
シミュレーションを行う。これにより、マクロの配置座
標による配線遅延時間の違いを考慮した遅延シミュレー
ションを行うことができる。
号ＡＢ、ＡＣ、ＢＣの配線長は、それぞれ、１０、１
０、２０となる。配線の遅延時間が、１０×（配線長）
で求められるとすると、信号ＡＢ、ＡＣ、ＢＣの配線の
遅延時間は、それぞれ、１００、１００、２００とな
る。マクロ間遅延格納手段５は、これらのマクロ間の配
線の遅延時間を格納する。遅延時間付加手段６は、ハー
ドウェア記述言語に、これらのマクロ間の配線の遅延時
間の記述を付加し、マクロ内の配線の遅延時間について
は一律１０の遅延時間を想定し、この記述をハードウェ
ア記述言語に付加する。遅延時間付ハードウェア記述言
語格納手段７は、遅延時間の記述を付加したハードウェ
ア記述言語を格納する。シミュレーション手段８は、遅
延時間を付加したハードウェア記述言語に基づき、遅延
シミュレーションを行う。これにより、マクロの配置座
標による配線遅延時間の違いを考慮した遅延シミュレー
ションを行うことができる。
【００１０】なお、上述の実施例では、階層設計された
論理回路に関する遅延シミュレーションについて説明し
たが、これに限定せず、種々な回路に適用することがで
きることはもちろんである。
論理回路に関する遅延シミュレーションについて説明し
たが、これに限定せず、種々な回路に適用することがで
きることはもちろんである。
【００１１】
【発明の効果】以上詳細に説明したように、本発明に係
る遅延シミュレーション方式によれば、フロアプランに
基づくマクロ間の配線の遅延時間を用いて遅延シミュレ
ーションを行っているので、遅延時間の精度が高い、と
いう効果がある。
る遅延シミュレーション方式によれば、フロアプランに
基づくマクロ間の配線の遅延時間を用いて遅延シミュレ
ーションを行っているので、遅延時間の精度が高い、と
いう効果がある。
【図１】本発明に係る遅延シミュレーションの一実施例
を示す系統図である。
を示す系統図である。
【図２】最上位の階層のハードウェア記述の一例を示す
図である。
図である。
１ ハードウェア記述格納手段 ２ フロアプラン作成手段 ３ フロアプラン格納手段 ４ マクロ間遅延算出手段 ５ マクロ間遅延格納手段 ６ 遅延時間付加手段 ７ 遅延時間付ハードウェア記述言語格納手段 ８ シミュレーション手段
Claims (1)
- 【請求項１】 ハードウェア記述言語を格納するハード
ウェア記述格納手段と、 このハードウェア記述言語に基づき、フロアプランを作
成するフロアプラン作成手段と、 このフロアプランを格納するフロアプラン格納手段と、 前記のフロアプラン及びハードウェア記述言語よりマク
ロ間の配線長を求め、 それに基づき、マクロ間の配線の遅延時間を求めるマク
ロ間遅延算出手段と、 このマクロ間の配線の遅延時間を格納するマクロ間遅延
格納手段と、 前記ハードウェア記述言語に、このマクロ間の配線の遅
延時間を付加する遅延時間付加手段と、 遅延時間を付加したハードウェア記述言語を格納する遅
延時間付ハードウェア記述言語格納手段と、 前記遅延時間を付加したハードウェア記述言語に基づ
き、遅延シミュレーションを行うシミュレーション手
段、とを含むことを特徴とする遅延シミュレーション方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027513A JPH05197777A (ja) | 1992-01-20 | 1992-01-20 | 遅延シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027513A JPH05197777A (ja) | 1992-01-20 | 1992-01-20 | 遅延シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197777A true JPH05197777A (ja) | 1993-08-06 |
Family
ID=12223215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4027513A Pending JPH05197777A (ja) | 1992-01-20 | 1992-01-20 | 遅延シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197777A (ja) |
-
1992
- 1992-01-20 JP JP4027513A patent/JPH05197777A/ja active Pending
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