JPH05190483A - Forming method for ldd structure of compound semiconductor mesfet - Google Patents

Forming method for ldd structure of compound semiconductor mesfet

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JPH05190483A
JPH05190483A JP378792A JP378792A JPH05190483A JP H05190483 A JPH05190483 A JP H05190483A JP 378792 A JP378792 A JP 378792A JP 378792 A JP378792 A JP 378792A JP H05190483 A JPH05190483 A JP H05190483A
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Abstract

PURPOSE:To provide a method for forming an LDD structure of a compound semiconductor MESFET in which a source resistance is reduced, a short gate is increased, mutual conductance can be increased and noise can be reduced. CONSTITUTION:The method for forming an LDD structure of a compound semiconductor MESFET comprises the steps of superposing insulating films 4, 5 of the same type containing different composition ratios to be formed, forming a dummy gate 8 of a T-shaped section formed by etching the films 4, 5 on a channel region, and simultaneously forming a high concentration impurity region 9 and a low concentration impurity region 10 in source and drain regions opposed through the channel region by ion implanting with the gate 8 as a mask.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、化合物半導体MESF
ET(MEtal Semiconductor FET)におけるLDD構造
の形成方法に関する。
FIELD OF THE INVENTION The present invention relates to a compound semiconductor MESF.
The present invention relates to a method for forming an LDD structure in ET (MEtal Semiconductor FET).

【0002】[0002]

【従来の技術】従来から、化合物半導体MESFETに
おいては、FET特性の向上を図るべく、LDD(Ligh
tly Doped Drain-source)やn′などと呼ばれる構造が
採用されている。すなわち、このLDD構造は、図6で
示すように、FETを構成するゲート電極30下のチャ
ネル領域と、ゲート電極30を挟んで対向配置されたオ
ーミック電極31下のソース及びドレイン領域のそれぞ
れ内に形成された高濃度不純物領域(n+ 領域)32と
の間に、両者の中間的な不純物濃度を有する低濃度不純
物領域(n′領域)33を形成してなる構造である。な
お、図6中の符号34は半絶縁性化合物半導体基板であ
り、35は動作層(活性層)である。
2. Description of the Related Art Conventionally, in a compound semiconductor MESFET, in order to improve FET characteristics, LDD (Ligh
A structure called tly Doped Drain-source) or n'is adopted. That is, as shown in FIG. 6, this LDD structure is formed in the channel region under the gate electrode 30 forming the FET and in the source and drain regions under the ohmic electrode 31 that are arranged to face each other with the gate electrode 30 in between. A low-concentration impurity region (n ′ region) 33 having an intermediate impurity concentration between the formed high-concentration impurity region (n + region) 32 is formed. Reference numeral 34 in FIG. 6 is a semi-insulating compound semiconductor substrate, and 35 is an operation layer (active layer).

【0003】ところで、このようなLDD構造を形成す
るに際しては、いわゆるサイドウォールを利用するのが
一般的となっている。すなわち、この形成方法において
は、まず、図7(a)で示すように、半絶縁性化合物半
導体基板34におけるFETのチャネル領域上に予めW
Siなどの耐熱性金属からなるゲート電極30を形成
し、かつ、このゲート電極30の側部にSiO2 などの
絶縁膜からなるサイドウォール36を形成した後、ゲー
ト電極30及びサイドウォール36をマスクとするイオ
ン注入を行ってソース及びドレイン領域のそれぞれ内に
+ 領域32を形成する。さらに、引き続いて、図7
(b)で示すように、サイドウォール36を除去したう
えでゲート電極30をマスクとするイオン注入を再び行
ってn′領域33を形成した後、ソース及びドレイン領
域上にオーミック電極31を形成することが行われてい
る。
By the way, when forming such an LDD structure, it is general to use a so-called sidewall. That is, in this forming method, first, as shown in FIG. 7A, W is previously formed on the channel region of the FET in the semi-insulating compound semiconductor substrate 34.
After the gate electrode 30 made of a heat-resistant metal such as Si is formed and the side wall 36 made of an insulating film such as SiO 2 is formed on the side portion of the gate electrode 30, the gate electrode 30 and the side wall 36 are masked. Is performed to form n + regions 32 in each of the source and drain regions. Furthermore, subsequently, FIG.
As shown in (b), after removing the sidewall 36, ion implantation using the gate electrode 30 as a mask is performed again to form an n ′ region 33, and then an ohmic electrode 31 is formed on the source and drain regions. Is being done.

【0004】[0004]

【発明が解決しようとする課題】ところで、前記従来の
LDD構造の形成方法においては、フォトリソグラフ
ィーの制限から短ゲート長化が難しく、また、ゲート電
極30として耐熱性金属を使用することからゲート抵抗
が大きくなってしまう、サイドウォール36の厚みを
厚くするのが困難であるため、ゲート電極30とn′領
域33との間の距離、すなわち、n′領域33の寸法設
定の自由度が小さくなる、というような不都合が生じる
ことになっていた。
By the way, in the conventional method of forming the LDD structure, it is difficult to shorten the gate length due to the limitation of photolithography, and since the heat resistant metal is used as the gate electrode 30, the gate resistance is reduced. Since it is difficult to increase the thickness of the sidewall 36, the distance between the gate electrode 30 and the n ′ region 33, that is, the degree of freedom in setting the dimensions of the n ′ region 33 becomes small. The inconvenience, such as, was to occur.

【0005】本発明は、これらの不都合を解消すべく創
案されたものであって、ソース抵抗(Rs)の低減や短
ゲート長化を図ることができ、相互コンダクタンス(g
m)の増大及び低雑音化を実現することが可能なLDD
構造の形成方法を提供することを目的としている。
The present invention was devised to eliminate these disadvantages. The source resistance (Rs) can be reduced, the gate length can be shortened, and the mutual conductance (g) can be reduced.
m) and LDD capable of achieving low noise
It is intended to provide a method of forming a structure.

【0006】[0006]

【課題を解決するための手段】本発明にかかるLDD構
造の形成方法は、このような目的を達成するために、組
成比の異なる同一種の絶縁膜を積み重ねて成膜する工程
と、これらの絶縁膜をエッチングしてなる断面T字形の
ダミーゲートをチャネル領域上に形成する工程と、この
ダミーゲートをマスクとしてイオン注入することによ
り、チャネル領域を挟んで対向するソース及びドレイン
領域のそれぞれ内に、高濃度不純物領域と低濃度不純物
領域とを同時に形成する工程とを含むことを特徴とする
ものである。
In order to achieve such an object, a method for forming an LDD structure according to the present invention comprises a step of stacking insulating films of the same kind having different composition ratios, and forming these films. A step of forming a dummy gate having a T-shaped cross section formed by etching an insulating film on the channel region, and ion implantation using this dummy gate as a mask to form the source and drain regions facing each other across the channel region. And a step of simultaneously forming a high concentration impurity region and a low concentration impurity region.

【0007】[0007]

【実施例】以下、本発明方法の実施例を図面に基づいて
説明する。なお、以下の説明においては、化合物半導体
MESFETがGaAsMESFETであるものとして
いるが、これに限定されないのは勿論である。
Embodiments of the method of the present invention will be described below with reference to the drawings. In the following description, it is assumed that the compound semiconductor MESFET is a GaAs MESFET, but the invention is not limited to this.

【0008】第1実施例 図1ないし図3は本発明の第1実施例にかかるLDD構
造の形成方法を手順に従って示す工程断面図であり、図
1は本形成方法における前段の工程群、図2は中段の工
程群、図3は後段の工程群をそれぞれ示している。
First Embodiment FIGS. 1 to 3 are process sectional views showing a method of forming an LDD structure according to a first embodiment of the present invention in accordance with the procedure. FIG. 2 shows the middle stage process group, and FIG. 3 shows the latter stage process group.

【0009】まず、第1図(a)で示すように、半絶縁
性GaAs基板1上にフォトレジスト層2を形成してパ
ターニングを行った後、残したフォトレジスト層2をマ
スクとした選択的なイオン注入を行うことによってFE
T領域内の全面にわたるn型の動作層3を形成する。そ
して、フォトレジスト層2を除去した後、図1(b)で
示すように、窒化珪素(SiNx)などからなる第1及
び第2の絶縁膜4,5をPE−CVD法などによって連
続的に成膜して半絶縁性GaAs基板1の表面上に堆積
させる。なお、この成膜時における設定条件を適宜調整
することにより、下側に位置する第1の絶縁膜4のエッ
チングレートに比べて、上側に位置する第2の絶縁膜5
のエッチングレートの方が遅くなるようにしておく。
First, as shown in FIG. 1A, after a photoresist layer 2 is formed on a semi-insulating GaAs substrate 1 and patterned, the remaining photoresist layer 2 is selectively used as a mask. FE by performing simple ion implantation
An n-type operating layer 3 is formed over the entire surface in the T region. Then, after removing the photoresist layer 2, as shown in FIG. 1B, the first and second insulating films 4 and 5 made of silicon nitride (SiN x ) or the like are continuously formed by a PE-CVD method or the like. And a film is deposited on the surface of the semi-insulating GaAs substrate 1. By appropriately adjusting the setting conditions at the time of film formation, the second insulating film 5 located above the first insulating film 4 located below the second insulating film 5 located above the etching rate of the first insulating film 4 located below.
The etching rate of is set to be slower.

【0010】次に、この第2の絶縁膜5上にフォトレジ
スト層6を形成してパターニングを行った後、図1
(c)で示すように、FETのチャネル領域と対応する
部位に残したフォトレジスト層6をマスクとするRIE
(反応性イオンエッチング)によって第1及び第2の絶
縁膜4,5の不要部分を異方的に除去し、さらに、フォ
トレジスト層6を除去する。
Then, a photoresist layer 6 is formed on the second insulating film 5 and patterned, and then, as shown in FIG.
As shown in (c), RIE using the photoresist layer 6 left in the region corresponding to the channel region of the FET as a mask.
The unnecessary portions of the first and second insulating films 4 and 5 are anisotropically removed by (reactive ion etching), and the photoresist layer 6 is removed.

【0011】さらに、図1(d)で示すように、半絶縁
性GaAs基板1上を新たに覆うフォトレジスト層7を
形成してパターニングを行った後、RIEによって第1
の絶縁膜4のみを等方的に除去することによってダミー
ゲート8、すなわち、組成比の互いに異なる同一種の絶
縁膜4,5が積み重ねられてなる断面T字形のダミーゲ
ート8を形成する。なお、このダミーゲート8は、第1
の絶縁膜4のエッチングレートの方が第2の絶縁膜5よ
りも早いことに基づいて形成されるのであり、上側に位
置する第2の絶縁膜5がその下側に位置して細幅となっ
た第1の絶縁膜4の両側部上にまで張り出すことによっ
て断面T字形となる。そして、この第1の絶縁膜4の幅
寸法に基づいて、後述するn′領域同士間の距離が定ま
ることになる。
Further, as shown in FIG. 1D, a photoresist layer 7 which newly covers the semi-insulating GaAs substrate 1 is formed and patterned, and then the first RIE is performed by RIE.
The insulating film 4 is removed isotropically to form a dummy gate 8, that is, a dummy gate 8 having a T-shaped cross section in which insulating films 4 and 5 of the same kind having different composition ratios are stacked. The dummy gate 8 is
Is formed on the basis of the fact that the etching rate of the insulating film 4 is faster than that of the second insulating film 5, and the second insulating film 5 located on the upper side is located on the lower side and has a narrow width. The T-shaped cross section is formed by projecting to the both sides of the first insulating film 4 which has been formed. Then, based on the width dimension of the first insulating film 4, the distance between n'regions described later is determined.

【0012】その後、このフォトレジスト層7とダミー
ゲート8とをマスクとしてイオン注入を行う。すると、
FETのチャネル領域を挟んで対向するソース及びドレ
イン領域のそれぞれ内には、高濃度不純物領域(n+
域)9及び低濃度不純物領域(n′領域)10が同時か
つ自己整合的に形成される。そして、このときのn′領
域10それぞれにおける不純物濃度及び注入深さは、イ
オン注入時の設定条件と、マスクとなるダミーゲート8
の上側に位置する第2の絶縁膜5の有する厚みとによっ
て調整されることになる。
After that, ion implantation is performed using the photoresist layer 7 and the dummy gate 8 as a mask. Then,
A high-concentration impurity region (n + region) 9 and a low-concentration impurity region (n ′ region) 10 are simultaneously and self-alignedly formed in each of the source and drain regions facing each other across the channel region of the FET. .. The impurity concentration and the implantation depth in each of the n'regions 10 at this time are set under the ion implantation conditions and the dummy gate 8 serving as a mask.
And the thickness of the second insulating film 5 located on the upper side of the.

【0013】引き続いてフォトレジスト層7を除去した
後、図2(a)で示すように、RIEによる等方性エッ
チングをすすめてダミーゲート8の下側に位置する絶縁
膜4とn′領域10との間隔を調整する。そして、図2
(b)で示すように、二酸化珪素(SiO2)などから
なるアニール用保護膜(キャップと呼ばれる)11をP
E−CVD法などによって半絶縁性GaAs基板1上の
全面にわたって堆積させた後、n+ 領域9及びn′領域
10に注入したイオンを活性化するためのアニールを行
う。なお、このようなアニール用保護膜11を形成した
うえでアニールを行う方法を、一般的にはキャップアニ
ール法といっている。さらに、アニール用保護膜11を
除去した後、図2(c)で示すように、半絶縁性GaA
s基板1上の全面にわたるフォトレジスト層12を形成
し、このフォトレジスト層12のパターニングを行った
後、真空蒸着法によってオーミック電極となる金属層1
3を半絶縁性GaAs基板1上の全面にわたって形成す
る。
Subsequently, after removing the photoresist layer 7, as shown in FIG. 2 (a), isotropic etching by RIE is promoted and the insulating film 4 and the n'region 10 located under the dummy gate 8 are advanced. Adjust the space between and. And FIG.
As shown in (b), an annealing protective film (called a cap) 11 made of silicon dioxide (SiO 2 ) or the like is formed on the P layer.
After being deposited on the entire surface of the semi-insulating GaAs substrate 1 by the E-CVD method or the like, annealing is performed to activate the ions implanted in the n + region 9 and the n'region 10. A method of forming the protective film 11 for annealing and then performing the annealing is generally called a cap annealing method. Further, after removing the protective film 11 for annealing, as shown in FIG.
After forming a photoresist layer 12 over the entire surface of the substrate 1 and patterning the photoresist layer 12, a metal layer 1 to be an ohmic electrode is formed by a vacuum deposition method.
3 is formed over the entire surface of the semi-insulating GaAs substrate 1.

【0014】さらに、図2(d)で示すように、アセト
ンなどを用いることによってフォトレジスト層12を除
去し、かつ、リフトオフによってフォトレジスト層12
上に堆積した金属層13の不要部分を除去した後、残存
してオーミック電極となる金属層13のアローイングを
行う。次に、図3(a)で示すように、半絶縁性GaA
s基板1上を覆うフォトレジスト層14を新たに形成し
た後、ダミーゲート8の上側に位置する第2の絶縁膜5
が露出するまでフォトレジスト層14をRIEによって
アッシングする。そして、第2の絶縁膜5が露出した
ら、図3(b)で示すように、ウェットエッチングもし
くはRIEによって第1及び第2の絶縁膜4,5からな
るダミーゲート8を除去する。
Further, as shown in FIG. 2D, the photoresist layer 12 is removed by using acetone and the photoresist layer 12 is lifted off.
After removing unnecessary portions of the metal layer 13 deposited on the metal layer 13, the remaining metal layer 13 to be an ohmic electrode is arrowed. Next, as shown in FIG. 3A, semi-insulating GaA
After forming a new photoresist layer 14 covering the substrate 1, the second insulating film 5 located above the dummy gate 8 is formed.
Photoresist layer 14 is ashed by RIE until exposed. Then, when the second insulating film 5 is exposed, the dummy gate 8 made of the first and second insulating films 4 and 5 is removed by wet etching or RIE as shown in FIG. 3B.

【0015】引き続き、図3(c)で示すように、真空
蒸着法によってゲート電極となる金属層15を全面的に
形成した後、アセトンなどを用いることによってフォト
レジスト層14を除去し、かつ、リフトオフによってフ
ォトレジスト層14上に堆積した金属層15の不要部分
を除去すると、図3(d)で示すようなLDD構造を有
するFETが形成されたことになる。なお、図3(d)
中の符号16がゲート電極、17がオーミック電極を示
していることはいうまでもない。
Subsequently, as shown in FIG. 3C, a metal layer 15 to be a gate electrode is entirely formed by a vacuum deposition method, and then the photoresist layer 14 is removed by using acetone or the like, and By removing the unnecessary portion of the metal layer 15 deposited on the photoresist layer 14 by lift-off, the FET having the LDD structure as shown in FIG. 3D is formed. Note that FIG. 3 (d)
It goes without saying that the reference numeral 16 in the figure indicates a gate electrode and the reference numeral 17 indicates an ohmic electrode.

【0016】第2実施例 ところで、以上説明した第1実施例では、キャップアニ
ール法によって注入イオンの活性化を行うとしている
が、この方法に限定されるものではなく、いわゆるキャ
ップレスアニール法の採用も可能である。すなわち、こ
のキャップレスアニール法を採用した際には、アニール
用保護膜11を形成しないまま、FETのソース及びド
レイン領域それぞれ内に形成されたn+ 領域9及びn′
領域10を活性化するためのアニールをAsの蒸気圧下
で行うことになる。そして、この場合におけるLDD構
造の形成方法では、第1実施例で示した手順のうちから
図2(b)にかかるアニール用保護膜11の堆積及び除
去工程が省かれるほかは第1実施例と同一の手順とな
る。
Second Embodiment By the way, in the first embodiment described above, the implanted ions are activated by the cap annealing method, but the present invention is not limited to this method, and so-called capless annealing method is adopted. Is also possible. That is, when this capless annealing method is adopted, the n + regions 9 and n ′ formed in the source and drain regions of the FET are formed without forming the annealing protection film 11.
Annealing for activating the region 10 is performed under the vapor pressure of As. The LDD structure forming method in this case is the same as that of the first embodiment except that the step of depositing and removing the protective film 11 for annealing according to FIG. 2B is omitted from the procedure shown in the first embodiment. The procedure is the same.

【0017】第3実施例 図4及び図5は本発明の第3実施例にかかるLDD構造
の形成方法を手順に従って示す工程断面図であり、図4
は本形成方法における中段の工程群、図5は後段の工程
群をそれぞれ示している。なお、この第3実施例におけ
る前段の工程、すなわち、図2(b)で示したn+ 領域
9及びn′領域10を活性化するアニールに至るまでの
工程については第1及び第2実施例とまったく同じであ
るから説明を省略することとし、ここでは、アニール以
後の工程について説明する。
Third Embodiment FIGS. 4 and 5 are process sectional views showing a method of forming an LDD structure according to a third embodiment of the present invention in accordance with the procedure.
Shows the middle stage process group in this forming method, and FIG. 5 shows the latter stage process group. The first step of the third embodiment, that is, the steps up to the annealing for activating the n + region 9 and the n'region 10 shown in FIG. Since it is exactly the same as the above, the description thereof will be omitted, and here, the steps after the annealing will be described.

【0018】キャップアニールもしくはキャップレスア
ニールが終了すると、図4(a)で示すように、半絶縁
性GaAs基板1上を覆うフォトレジスト層18を新た
に形成した後、ダミーゲート8の上側に位置する第2の
絶縁膜5が露出するまでフォトレジスト層18をRIE
によってアッシングする。そして、第2の絶縁膜5が露
出したら、図4(b)で示すように、ウェットエッチン
グもしくはRIEによって第1及び第2の絶縁膜4,5
からなるダミーゲート8を除去する。次に、図4(c)
で示すように、真空蒸着法によってゲート電極となる金
属層15を半絶縁性GaAs基板1上の全面にわたって
形成した後、図5(a)で示すように、アセトンなどを
用いることによってフォトレジスト層18を除去し、か
つ、リフトオフによってフォトレジスト層18上に堆積
した金属層15の不要部分を除去する。すると、半絶縁
性GaAs基板1におけるFET領域上には、残した金
属層15からなるゲート電極16が形成されていること
になる。
After the cap anneal or the capless anneal is completed, a photoresist layer 18 covering the semi-insulating GaAs substrate 1 is newly formed and then positioned above the dummy gate 8 as shown in FIG. 4A. RIE the photoresist layer 18 until the second insulating film 5 is exposed.
By ashing. Then, when the second insulating film 5 is exposed, as shown in FIG. 4B, the first and second insulating films 4 and 5 are formed by wet etching or RIE.
The dummy gate 8 consisting of is removed. Next, FIG. 4 (c)
5, a metal layer 15 to be a gate electrode is formed on the entire surface of the semi-insulating GaAs substrate 1 by a vacuum deposition method, and then, as shown in FIG. 18 is removed, and unnecessary portions of the metal layer 15 deposited on the photoresist layer 18 are removed by lift-off. Then, the gate electrode 16 made of the remaining metal layer 15 is formed on the FET region of the semi-insulating GaAs substrate 1.

【0019】さらに、図5(b)で示すように、半絶縁
性GaAs基板1上の全面にわたるフォトレジスト層1
9を形成し、このフォトレジスト層19のパターニング
を行った後、真空蒸着法によってオーミック電極となる
金属層13を全面的に形成する。そして、アセトンなど
を用いることによってフォトレジスト層19を除去し、
かつ、リフトオフによってフォトレジスト層19上に堆
積した金属層13の不要部分を除去した後、残存してオ
ーミック電極となる金属層13のアローイングを行う
と、図5(c)で示すようなLDD構造を有するFET
が形成されたことになる。なお、図5(c)中の符号1
7がオーミック電極を示していることは、図3(d)と
同じである。
Further, as shown in FIG. 5B, the photoresist layer 1 covering the entire surface of the semi-insulating GaAs substrate 1.
After forming 9 and patterning this photoresist layer 19, a metal layer 13 to be an ohmic electrode is entirely formed by a vacuum evaporation method. Then, the photoresist layer 19 is removed by using acetone or the like,
In addition, after removing unnecessary portions of the metal layer 13 deposited on the photoresist layer 19 by lift-off, the remaining metal layer 13 to be an ohmic electrode is arrowed, and LDD as shown in FIG. 5C is obtained. FET having a structure
Has been formed. In addition, reference numeral 1 in FIG.
It is the same as FIG.3 (d) that 7 has shown the ohmic electrode.

【0020】[0020]

【発明の効果】以上説明したように、本発明にかかるL
DD構造の形成方法によれば、予め形成したゲート電極
やサイドウォールをマスクとするイオン注入を行うこと
がないから、ゲート電極を耐熱性金属によって形成した
り、わざわざサイドウォールを形成したりする必要がな
くなる結果、従来例のような複雑なプロセスによるこ
となく、ソース及びドレイン領域内におけるn+ 領域及
びn′領域は勿論のこと、ゲート電極をも自己整合的か
つ容易に形成することができる、ダミーゲートを構成
する絶縁膜の組成比を変えるだけのことによってn′領
域の不純物濃度及び深さを調整することができ、また、
ゲート電極とn′領域との間の距離を調整することがで
きる、さらに、第1及び第2の実施例方法を採用する
ことによってオーミック電極をも自己整合的に形成する
ことができる。そのため、ソース抵抗の低減や短ゲート
長化を図るとともに、相互コンダクタンスの増大及び低
雑音化を実現することができるという優れた効果が得ら
れる。
As described above, L according to the present invention
According to the method of forming the DD structure, ion implantation is not performed using the gate electrode or the sidewall formed in advance as a mask. Therefore, it is necessary to form the gate electrode with a heat-resistant metal or to form the sidewall purposely. As a result, the gate electrode as well as the n + region and the n'region in the source and drain regions can be formed in a self-aligned and easy manner without the complicated process of the conventional example. The impurity concentration and depth of the n'region can be adjusted only by changing the composition ratio of the insulating film forming the dummy gate.
The distance between the gate electrode and the n'region can be adjusted. Further, the ohmic electrode can be formed in a self-aligned manner by adopting the methods of the first and second embodiments. Therefore, it is possible to obtain the excellent effects that the source resistance can be reduced and the gate length can be shortened, and the mutual conductance and the noise can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例にかかるLDD構造の形成
方法を示しており、その前段の工程群を示す工程断面図
である。
FIG. 1 is a process sectional view showing a method of forming an LDD structure according to a first embodiment of the present invention and showing a process group of a preceding stage thereof.

【図2】その中段の工程群を示す工程断面図である。FIG. 2 is a process sectional view showing a process group in the middle stage.

【図3】その後段の工程群を示す工程断面図である。FIG. 3 is a process cross-sectional view showing a subsequent process group.

【図4】本発明の第3実施例にかかるLDD構造の形成
方法を示しており、その中段の工程群を示す工程断面図
である。
FIG. 4 is a process sectional view showing a method of forming an LDD structure according to a third embodiment of the present invention, showing a process group in the middle stage thereof.

【図5】その後段の工程群を示す工程断面図である。FIG. 5 is a process cross-sectional view showing a subsequent process group.

【図6】MESFETにおけるLDD構造を示す断面図
である。
FIG. 6 is a cross-sectional view showing an LDD structure in MESFET.

【図7】従来例にかかるLDD構造の形成方法を示す工
程断面図である。
FIG. 7 is a process cross-sectional view showing a method for forming an LDD structure according to a conventional example.

【符号の説明】[Explanation of symbols]

4 第1の絶縁膜 5 第2の絶縁膜 8 ダミーゲート 9 n+ 領域(高濃度不純物領域) 10 n′領域(低濃度不純物領域)4 First Insulating Film 5 Second Insulating Film 8 Dummy Gate 9 n + Region (High Concentration Impurity Region) 10 n ′ Region (Low Concentration Impurity Region)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 8617−4M H01L 21/265 L 8617−4M C ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location 8617-4M H01L 21/265 L 8617-4MC

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 組成比の異なる同一種の絶縁膜(4,
5)を積み重ねて成膜する工程と、 これらの絶縁膜(4,5)をエッチングしてなる断面T
字形のダミーゲート(8)をチャネル領域上に形成する
工程と、 このダミーゲート(8)をマスクとしてイオン注入する
ことにより、チャネル領域を挟んで対向するソース及び
ドレイン領域のそれぞれ内に、高濃度不純物領域(9)
と低濃度不純物領域(10)とを同時に形成する工程と
を含むことを特徴とする化合物半導体MESFETにお
けるLDD構造の形成方法。
1. An insulating film of the same kind having a different composition ratio (4,
5) stacking and forming a film, and a cross section T formed by etching these insulating films (4, 5)
A step of forming a V-shaped dummy gate (8) on the channel region, and ion implantation using the dummy gate (8) as a mask to form a high concentration in each of the source and drain regions facing each other across the channel region. Impurity region (9)
And a step of simultaneously forming the low concentration impurity region (10), the method for forming an LDD structure in a compound semiconductor MESFET.
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