JPH05189329A - ビットエラーレイト検出回路 - Google Patents
ビットエラーレイト検出回路Info
- Publication number
- JPH05189329A JPH05189329A JP4021588A JP2158892A JPH05189329A JP H05189329 A JPH05189329 A JP H05189329A JP 4021588 A JP4021588 A JP 4021588A JP 2158892 A JP2158892 A JP 2158892A JP H05189329 A JPH05189329 A JP H05189329A
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- Japan
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- shift register
- shift
- gate
- comparator
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Abstract
(57)【要約】
【目的】 シリアルデータのビットエラーを検出する回
路において、ビットずれにより過ったエラーを検出する
ことを防ぐ。 【構成】 被測定データを保持するシフトレジスタ１の
第１ビットと期待値を保持するシフトレジスタ２の第１
ビットとをエクスクルーシブオア５で比較して不一致の
場合には、シフトレジスタ１の第２ビットから第ｎ−１
ビットの内容とシフトレジスタ２の第３ビットから第ｎ
ビットの内容とをコンパレータ３で比較して一致すなら
ビット欠落によるずれとしてシフトレジスタ２を１つ余
分にシフトさせ、またシフトレジスタ１の第３ビットか
ら第ｎビットの内容とシフトレジスタ２の第２ビットか
ら第ｎ−１ビットの内容とをコンパレータ４で比較して
一致すなら余ビットの発生としてシフトレジスタ２のシ
フトを１回停止させる。これによりビットずれの場合も
正しくビットエラーを検出させる。
路において、ビットずれにより過ったエラーを検出する
ことを防ぐ。 【構成】 被測定データを保持するシフトレジスタ１の
第１ビットと期待値を保持するシフトレジスタ２の第１
ビットとをエクスクルーシブオア５で比較して不一致の
場合には、シフトレジスタ１の第２ビットから第ｎ−１
ビットの内容とシフトレジスタ２の第３ビットから第ｎ
ビットの内容とをコンパレータ３で比較して一致すなら
ビット欠落によるずれとしてシフトレジスタ２を１つ余
分にシフトさせ、またシフトレジスタ１の第３ビットか
ら第ｎビットの内容とシフトレジスタ２の第２ビットか
ら第ｎ−１ビットの内容とをコンパレータ４で比較して
一致すなら余ビットの発生としてシフトレジスタ２のシ
フトを１回停止させる。これによりビットずれの場合も
正しくビットエラーを検出させる。
Description
【０００１】
【産業上の利用分野】本発明はファイル装置の試験装置
に関し、特にファイル装置の読みだし誤りを計測するビ
ットエラーレイト検出回路に関する。
に関し、特にファイル装置の読みだし誤りを計測するビ
ットエラーレイト検出回路に関する。
【０００２】
【従来の技術】従来のファイル装置の試験装置における
ビットエラーレイト検出回路は、図２に示すようにファ
イル装置より読み出された被測定データＤｍをサンプル
するデータクロック信号Ｃｄをシフトクロック入力とし
シリアルデータ出力をシリアルデータ入力とせしめ環状
にされ第１ビット出力Ｓ１から第ｎビット出力Ｓｎをパ
ラレル出力として有するｎビット長のプリセット可能な
シフトレジスタ２と、第１ビット出力Ｓ１と被測定デ−
タＤｍとを入力するエクスクル−シブオアゲ−ト５とに
より構成される。
ビットエラーレイト検出回路は、図２に示すようにファ
イル装置より読み出された被測定データＤｍをサンプル
するデータクロック信号Ｃｄをシフトクロック入力とし
シリアルデータ出力をシリアルデータ入力とせしめ環状
にされ第１ビット出力Ｓ１から第ｎビット出力Ｓｎをパ
ラレル出力として有するｎビット長のプリセット可能な
シフトレジスタ２と、第１ビット出力Ｓ１と被測定デ−
タＤｍとを入力するエクスクル−シブオアゲ−ト５とに
より構成される。
【０００３】必要とするビット長の長さの期待値をプリ
セットされる環状のシフトレジスタ２の第１ビット出力
Ｓ１にはデ−タクロック信号Ｃｄにより常に現在の期待
値が現れ、被測定デ−タＤｍと比較されることで、不一
致の場合にエクスクル−シブオアゲ−ト５はビットエラ
−出力Ｅｂを真とする。
セットされる環状のシフトレジスタ２の第１ビット出力
Ｓ１にはデ−タクロック信号Ｃｄにより常に現在の期待
値が現れ、被測定デ−タＤｍと比較されることで、不一
致の場合にエクスクル−シブオアゲ−ト５はビットエラ
−出力Ｅｂを真とする。
【０００４】図示されないビットエラ−計数部はビット
エラ−出力Ｅｂが真となる数をデ−タクロック信号Ｃｄ
により計数することでビットエラ−数を得ることができ
る。
エラ−出力Ｅｂが真となる数をデ−タクロック信号Ｃｄ
により計数することでビットエラ−数を得ることができ
る。
【０００５】
【発明が解決しようとする課題】上述した従来のビット
エラ−レイト検出回路では、ファイル装置からの読み出
し時にファイル装置上のなんらかの欠陥によりサンプル
するデ−タクロックに対してビットずれが生じたときに
その位置以降のデ−タが全てずれてしまい本来は欠陥で
はない部分まで誤りとし計測してしまうという欠点があ
った。
エラ−レイト検出回路では、ファイル装置からの読み出
し時にファイル装置上のなんらかの欠陥によりサンプル
するデ−タクロックに対してビットずれが生じたときに
その位置以降のデ−タが全てずれてしまい本来は欠陥で
はない部分まで誤りとし計測してしまうという欠点があ
った。
【０００６】本発明の目的は被測定デ−タがなんらかの
欠陥によりビットずれが生じたときに欠陥位置の部分に
ついてのみエラ−とみなし、ビットずれに対して補正を
し乍らエラ−を認識することができ、より正確なビット
エラ−レイトを計測できるビットエラ−レイト検出回路
を提供することにある。
欠陥によりビットずれが生じたときに欠陥位置の部分に
ついてのみエラ−とみなし、ビットずれに対して補正を
し乍らエラ−を認識することができ、より正確なビット
エラ−レイトを計測できるビットエラ−レイト検出回路
を提供することにある。
【０００７】
【課題を解決するための手段】本発明のビットエラーレ
イト検出回路は、被測定データをシリアルデータ入力と
するｎビット長のパラレル出力を有する第一のシフトレ
ジスタと、期待値をプリセット可能でリング状にシフト
可能な前記第一のシフトレジスタと同一ビット長のパラ
レル出力を有する第二のシフトレジスタと、前記第一の
シフトレジスタの第２ビットから第ｎ−１ビットまでの
ｎ−２ケの出力と前記第二のシフトレジスタの第３ビッ
トから第ｎビットまでのｎ−２ケの出力とを比較する第
一のコンパレータと、前記第一のシフトレジスタの第３
ビットから第ｎビットまでのｎ−２ケの出力と前記第二
のシフトレジスタの第２ビットから第ｎ−１ビットまで
のｎ−２ケの出力とを比較する第二のコンパレータと、
前記第一のシフトレジスタの第１ビットと前記第二のシ
フトレジスタの第１ビットとを比較する排他的論理和ゲ
ートと、前記排他的論理和ゲートが不一致を示しかつ前
記第一のコンパレータが一致を示すならば前記第二のシ
フトレジスタを１つ余分にシフトせしめ、前記排他的論
理和ゲートが不一致を示しかつ前記第二のコンパレータ
が一致を示すならば前記第二のシフトレジスタへの被測
定データの入力を１回スキップさせるアンドオアゲート
と、により構成させる。
イト検出回路は、被測定データをシリアルデータ入力と
するｎビット長のパラレル出力を有する第一のシフトレ
ジスタと、期待値をプリセット可能でリング状にシフト
可能な前記第一のシフトレジスタと同一ビット長のパラ
レル出力を有する第二のシフトレジスタと、前記第一の
シフトレジスタの第２ビットから第ｎ−１ビットまでの
ｎ−２ケの出力と前記第二のシフトレジスタの第３ビッ
トから第ｎビットまでのｎ−２ケの出力とを比較する第
一のコンパレータと、前記第一のシフトレジスタの第３
ビットから第ｎビットまでのｎ−２ケの出力と前記第二
のシフトレジスタの第２ビットから第ｎ−１ビットまで
のｎ−２ケの出力とを比較する第二のコンパレータと、
前記第一のシフトレジスタの第１ビットと前記第二のシ
フトレジスタの第１ビットとを比較する排他的論理和ゲ
ートと、前記排他的論理和ゲートが不一致を示しかつ前
記第一のコンパレータが一致を示すならば前記第二のシ
フトレジスタを１つ余分にシフトせしめ、前記排他的論
理和ゲートが不一致を示しかつ前記第二のコンパレータ
が一致を示すならば前記第二のシフトレジスタへの被測
定データの入力を１回スキップさせるアンドオアゲート
と、により構成させる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のビットエラーレ
イト検出回路を示すブロック図である。
イト検出回路を示すブロック図である。
【００１０】シフトレジスタ１は被測定データＤｍをシ
リアルデータ入力としデータクロック信号Ｃｄをシフト
クロック入力とするｎビット長のシリアル入力・パラレ
ル出力・シフトレジスタであり、第１ビットＳ１１から
第ｎビットＳ１ｎをパラレル出力として有する。
リアルデータ入力としデータクロック信号Ｃｄをシフト
クロック入力とするｎビット長のシリアル入力・パラレ
ル出力・シフトレジスタであり、第１ビットＳ１１から
第ｎビットＳ１ｎをパラレル出力として有する。
【００１１】シフトレジスタ２はシリアルデータ出力を
シリアルデータ入力に接続されたパラレル入力をプリセ
ット可能なｎビット長のシリアル入力・パラレル出力・
シフトレジスタであり、第１ビットＳ２１から第ｎビッ
トＳ２ｎをパラレル出力として有する。
シリアルデータ入力に接続されたパラレル入力をプリセ
ット可能なｎビット長のシリアル入力・パラレル出力・
シフトレジスタであり、第１ビットＳ２１から第ｎビッ
トＳ２ｎをパラレル出力として有する。
【００１２】コンパレータ３はシフトレジスタ１の第２
ビットＳ１２から第ｎ−１ビットＳ１ｎ−１までのｎ−
２ケの信号群とシフトレジスタ２の第３ビットＳ２３か
ら第ｎビットＳ２ｎまでのｎ−２ケの信号群とを入力と
して比較し不一致の時に真なる値を出力する。
ビットＳ１２から第ｎ−１ビットＳ１ｎ−１までのｎ−
２ケの信号群とシフトレジスタ２の第３ビットＳ２３か
ら第ｎビットＳ２ｎまでのｎ−２ケの信号群とを入力と
して比較し不一致の時に真なる値を出力する。
【００１３】コンパレータ４はシフトレジスタ１の第３
ビット出力Ｓ１３から第ｎビットＳ１ｎまでのｎ−２ケ
の信号群とシフトレジスタ２の第２ビット出力Ｓ２２か
ら第ｎ−１ビットＳ２ｎ−１までのｎ−２ケの信号群と
を入力として比較し不一致の時に真なる値を出力する。
ビット出力Ｓ１３から第ｎビットＳ１ｎまでのｎ−２ケ
の信号群とシフトレジスタ２の第２ビット出力Ｓ２２か
ら第ｎ−１ビットＳ２ｎ−１までのｎ−２ケの信号群と
を入力として比較し不一致の時に真なる値を出力する。
【００１４】エクスクルーシブオアゲート５はシフトレ
ジスタ１の第１ビット出力Ｓ１１とシフトレジスタ２の
第１ビット出力Ｓ２１とを入力とし不一致の時に真なる
値をビットエラー出力Ｅｂとして、図示されないビット
エラー計数部に出力する。
ジスタ１の第１ビット出力Ｓ１１とシフトレジスタ２の
第１ビット出力Ｓ２１とを入力とし不一致の時に真なる
値をビットエラー出力Ｅｂとして、図示されないビット
エラー計数部に出力する。
【００１５】前縁エッジ回路６はデータクロック信号Ｃ
ｄの前縁にてパルスを、後縁エッジ回路７はデータクロ
ック信号Ｃｄの後縁にてパルスを、それぞれ発生する。
ｄの前縁にてパルスを、後縁エッジ回路７はデータクロ
ック信号Ｃｄの後縁にてパルスを、それぞれ発生する。
【００１６】アンドオアゲート８は、エクスクルーシブ
オアゲート５の出力が一致を示しているかもしくはエク
スクルーシブオアゲート５の出力が不一致でかつコンパ
レータ４の出力が一致を示す時は、前縁エッジ回路６か
らのパルスを、エクスクルーシブオアゲート５の出力が
不一致でかつコンパレータ３の出力が一致の時は後縁エ
ッジ回路７からのパルスを、シフトレジスタ２のシフト
クロック入力に与える。
オアゲート５の出力が一致を示しているかもしくはエク
スクルーシブオアゲート５の出力が不一致でかつコンパ
レータ４の出力が一致を示す時は、前縁エッジ回路６か
らのパルスを、エクスクルーシブオアゲート５の出力が
不一致でかつコンパレータ３の出力が一致の時は後縁エ
ッジ回路７からのパルスを、シフトレジスタ２のシフト
クロック入力に与える。
【００１７】シフトレジスタ１は被測定データＤｍを列
状に記憶するものであり、入力された被測定データＤｍ
の内容はデータロック信号Ｃｄにより第ｎビットＳ１ｎ
より順次シフトされ第１ビットＳ１１に至る。シフトレ
ジスタ２は期待値を保持するものであり、初期において
第１ビットＳ２１から第ｎビットＳ２ｎに期待値をパラ
レル入力でき、被測定データＤｍの先頭のデータがシフ
トレジスタ１に入力されるに同期して第１ビットＳ２１
の内容は第ｎビットＳ２ｎに回転し、第２ビットＳ２２
から第ｎビットＳ２ｎの内容はそれぞれ第１ビットＳ２
１から第ｎ−１ビットＳ２ｎ−１にシフトされ、以降同
様に環状にシフトされる。
状に記憶するものであり、入力された被測定データＤｍ
の内容はデータロック信号Ｃｄにより第ｎビットＳ１ｎ
より順次シフトされ第１ビットＳ１１に至る。シフトレ
ジスタ２は期待値を保持するものであり、初期において
第１ビットＳ２１から第ｎビットＳ２ｎに期待値をパラ
レル入力でき、被測定データＤｍの先頭のデータがシフ
トレジスタ１に入力されるに同期して第１ビットＳ２１
の内容は第ｎビットＳ２ｎに回転し、第２ビットＳ２２
から第ｎビットＳ２ｎの内容はそれぞれ第１ビットＳ２
１から第ｎ−１ビットＳ２ｎ−１にシフトされ、以降同
様に環状にシフトされる。
【００１８】シフトレジスタ１上の被測定データの先頭
が第１ビットＳ１１に至ってより、期待を保持している
シフトレジスタ２の第１ビットＳ２１とエクスクルーシ
ブオアゲート５により比較される。比較結果が不一致の
時、エクスクルーシブオアゲート５はビットエラー出力
Ｅｄを真とし、この状態をデータクロック信号Ｃｄにて
計数することでビットエラー数を得ることができる。
が第１ビットＳ１１に至ってより、期待を保持している
シフトレジスタ２の第１ビットＳ２１とエクスクルーシ
ブオアゲート５により比較される。比較結果が不一致の
時、エクスクルーシブオアゲート５はビットエラー出力
Ｅｄを真とし、この状態をデータクロック信号Ｃｄにて
計数することでビットエラー数を得ることができる。
【００１９】コンパレータ３は、被測定データを保持す
るシフトレジスタ１の第２ビットＳ１２から第ｎ−１ビ
ットＳ１ｎ−１の内容が、期待値を保持するシフトレジ
スタ２の第３ビット出力Ｓ２３から第ｎビットＳ２ｎの
内容と一致するか否かを監視するものであり、もし一致
するなら現在シフトレジスタ２の第２ビットＳ２２に相
当するビットが被測定データ上から欠落していることを
示しており、以降は被測定データが期待値に比べ１ビッ
ト先行してずれたままとなる。そこでアンドオアゲート
８は、エクスクルーシブオアゲート５が不一致でかつコ
ンパレータ３が一致を示すならば、期待値を保持するシ
フトレジスタ２のシフトクロック入力に対して本来のク
ロックであるデータクロック信号Ｃｄの前縁ではなく中
間に位置する後縁エッジ回路７からのクロックにより１
つ余分に信号を与える。これにより被測定データからの
ビット欠落によるずれを補正する。
るシフトレジスタ１の第２ビットＳ１２から第ｎ−１ビ
ットＳ１ｎ−１の内容が、期待値を保持するシフトレジ
スタ２の第３ビット出力Ｓ２３から第ｎビットＳ２ｎの
内容と一致するか否かを監視するものであり、もし一致
するなら現在シフトレジスタ２の第２ビットＳ２２に相
当するビットが被測定データ上から欠落していることを
示しており、以降は被測定データが期待値に比べ１ビッ
ト先行してずれたままとなる。そこでアンドオアゲート
８は、エクスクルーシブオアゲート５が不一致でかつコ
ンパレータ３が一致を示すならば、期待値を保持するシ
フトレジスタ２のシフトクロック入力に対して本来のク
ロックであるデータクロック信号Ｃｄの前縁ではなく中
間に位置する後縁エッジ回路７からのクロックにより１
つ余分に信号を与える。これにより被測定データからの
ビット欠落によるずれを補正する。
【００２０】コンパレータ４は、被測定データを保持す
るシフトレジスタ１の第３ビットＳ１３から第ｎビット
Ｓ１ｎの内容が、期待値を保持するシフトレジスタ２の
第２ビット出力Ｓ２２から第ｎ−１ビット出力Ｓ２ｎ−
１の内容と一致するか否かを監視するものであり、もし
一致するなら現在シフトレジスタ２の第１ビット出力Ｓ
２１と第２ビット出力Ｓ２２の間に対応する被測定デー
タ上の位置に余計なビットが発生していることを示して
おり、以降は被測定データが期待値に比べ１ビット遅行
してずれたままとなる。そこでアンドオアゲート８は、
エクスクルーシブオアゲート５が不一致でかつコンパレ
ータ４が一致を示すならば、期待値を保持するシフトレ
ジスタ２のシフトクロック入力に対して前縁エッジ回路
６からのクロックを与えることを抑止する。これにより
被測定データへの余分ビット発生によるずれを補正す
る。
るシフトレジスタ１の第３ビットＳ１３から第ｎビット
Ｓ１ｎの内容が、期待値を保持するシフトレジスタ２の
第２ビット出力Ｓ２２から第ｎ−１ビット出力Ｓ２ｎ−
１の内容と一致するか否かを監視するものであり、もし
一致するなら現在シフトレジスタ２の第１ビット出力Ｓ
２１と第２ビット出力Ｓ２２の間に対応する被測定デー
タ上の位置に余計なビットが発生していることを示して
おり、以降は被測定データが期待値に比べ１ビット遅行
してずれたままとなる。そこでアンドオアゲート８は、
エクスクルーシブオアゲート５が不一致でかつコンパレ
ータ４が一致を示すならば、期待値を保持するシフトレ
ジスタ２のシフトクロック入力に対して前縁エッジ回路
６からのクロックを与えることを抑止する。これにより
被測定データへの余分ビット発生によるずれを補正す
る。
【００２１】図示されないビットエラー計数部はエクス
クルーシブオアゲート５の出力が不一致たる状態をもっ
てビット誤りを計数せしめる。
クルーシブオアゲート５の出力が不一致たる状態をもっ
てビット誤りを計数せしめる。
【００２２】
【発明の効果】以上説明したように本発明のビットエラ
ーレイト検出回路によれば、被測定データがなんらかの
欠陥によりビットずれが生じたときに欠陥位置の部分に
ついてのみエラーとみなし、ビットずれに対しては補正
をしながらエラーを認識することができ、より正確なビ
ットエラーレイトを計測できるという効果がある。
ーレイト検出回路によれば、被測定データがなんらかの
欠陥によりビットずれが生じたときに欠陥位置の部分に
ついてのみエラーとみなし、ビットずれに対しては補正
をしながらエラーを認識することができ、より正確なビ
ットエラーレイトを計測できるという効果がある。
【図１】本発明の一実施例を示すブロック図
【図２】従来例を示すブロック図
１ シフトレジスタ ２ シフトレジスタ ３ コンパレータ ４ コンパレータ ５ エクスクルーシブオアゲート（排他的論理和ゲー
ト） ６ 前縁エッジ回路 ７ 後縁エッジ回路 ８ アンドオアゲート Ｄｍ 被測定データ信号 Ｃｄ データクロック信号 Ｅｂ ビットエラー出力信号
ト） ６ 前縁エッジ回路 ７ 後縁エッジ回路 ８ アンドオアゲート Ｄｍ 被測定データ信号 Ｃｄ データクロック信号 Ｅｂ ビットエラー出力信号
Claims (1)
- 【請求項１】 被測定データをシリアルデータ入力とす
るｎビット長のパラレル出力を有する第一のシフトレジ
スタと、 期待値をプリセット可能でリング状にシフト可能な前記
第一のシフトレジスタと同一ビット長のパラレル出力を
有する第二のシフトレジスタと、 前記第一のシフトレジスタの第２ビットから第ｎ−１ビ
ットまでのｎ−２ケの出力と前記第二のシフトレジスタ
の第３ビットから第ｎビットまでのｎ−２ケの出力とを
比較する第一のコンパレータと、 前記第一のシフトレジスタの第３ビットから第ｎビット
までのｎ−２ケの出力と前記第二のシフトレジスタの第
２ビットから第ｎ−１ビットまでのｎ−２ケの出力とを
比較する第二のコンパレータと、 前記第一のシフトレジスタの第１ビットと前記第二のシ
フトレジスタの第１ビットとを比較する排他的論理和ゲ
ートと、 前記排他的論理和ゲートが不一致を示しかつ前記第一の
コンパレータが一致を示すならば前記第二のシフトレジ
スタを１つ余分にシフトせしめ、前記排他的論理和ゲー
トが不一致を示しかつ前記第二のコンパレータが一致を
示すならば前記第二のシフトレジスタへの被測定データ
の入力を１回スキップさせるアンドオアゲートとを備え
ることを特徴とするビットエラーレイト検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021588A JPH05189329A (ja) | 1992-01-13 | 1992-01-13 | ビットエラーレイト検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021588A JPH05189329A (ja) | 1992-01-13 | 1992-01-13 | ビットエラーレイト検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189329A true JPH05189329A (ja) | 1993-07-30 |
Family
ID=12059202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4021588A Pending JPH05189329A (ja) | 1992-01-13 | 1992-01-13 | ビットエラーレイト検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696857A1 (en) * | 1994-08-11 | 1996-02-14 | Roke Manor Research Limited | Power control apparatus for use in mobile radio systems |
-
1992
- 1992-01-13 JP JP4021588A patent/JPH05189329A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696857A1 (en) * | 1994-08-11 | 1996-02-14 | Roke Manor Research Limited | Power control apparatus for use in mobile radio systems |
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