JPH05188392A - アクティブマトリクス液晶表示装置 - Google Patents
アクティブマトリクス液晶表示装置Info
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- JPH05188392A JPH05188392A JP332192A JP332192A JPH05188392A JP H05188392 A JPH05188392 A JP H05188392A JP 332192 A JP332192 A JP 332192A JP 332192 A JP332192 A JP 332192A JP H05188392 A JPH05188392 A JP H05188392A
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Abstract
(57)【要約】
【目的】 フリッカの発生を防止するとともに、ブロッ
ク毎のコントラストの差を抑えるようにする。 【構成】 繰り返し露光に伴ってＴＦＴ部分にパターン
ずれが生じていても、対向電極を分割して分割対向電極
３１に外部から電位を与えることにより、オフセットＤ
Ｃ電圧の生じるブロックでのフリッカの発生を防止で
き、コントラストに差が生じるのを抑えることが可能と
なる。
ク毎のコントラストの差を抑えるようにする。 【構成】 繰り返し露光に伴ってＴＦＴ部分にパターン
ずれが生じていても、対向電極を分割して分割対向電極
３１に外部から電位を与えることにより、オフセットＤ
Ｃ電圧の生じるブロックでのフリッカの発生を防止で
き、コントラストに差が生じるのを抑えることが可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等のアク
ティブマトリクス表示装置に関し、特にスイッチング素
子として薄膜トランジスタを用いたアクティブマトリク
ス表示装置に関する。
ティブマトリクス表示装置に関し、特にスイッチング素
子として薄膜トランジスタを用いたアクティブマトリク
ス表示装置に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下、必要に応じて
「ＴＦＴ」と略称する）を用いたアクティブマトリクス
液晶表示装置は、対向する一対のアクティブマトリクス
基板と対向基板とを有し、両基板の間に液晶層が挟持さ
れている。アクティブマトリクス基板は、ベースとなる
ガラス等の透明絶縁性基板の上に走査線としてのゲート
バスラインと信号線としてのソースバスラインとが夫々
複数本交差して配線され、ゲートバスラインとソースバ
スラインとで囲まれた各領域にマトリクス状に形成され
た絵素電極が、両バスラインの交差部近傍に形成された
ＴＦＴにて駆動される構成となっている。更に、加え
て、絵素電極と絶縁層を介して対向させ、蓄積付加容量
Ｃｇを形成する蓄積付加容量電極も形成されることもあ
る。一方の対向基板は、その液晶層側の全面に対向電極
が一体的に形成され、この対向電極と液晶層を挟む絵素
電極との間で液晶層容量Ｃｌｃが構成される。
「ＴＦＴ」と略称する）を用いたアクティブマトリクス
液晶表示装置は、対向する一対のアクティブマトリクス
基板と対向基板とを有し、両基板の間に液晶層が挟持さ
れている。アクティブマトリクス基板は、ベースとなる
ガラス等の透明絶縁性基板の上に走査線としてのゲート
バスラインと信号線としてのソースバスラインとが夫々
複数本交差して配線され、ゲートバスラインとソースバ
スラインとで囲まれた各領域にマトリクス状に形成され
た絵素電極が、両バスラインの交差部近傍に形成された
ＴＦＴにて駆動される構成となっている。更に、加え
て、絵素電極と絶縁層を介して対向させ、蓄積付加容量
Ｃｇを形成する蓄積付加容量電極も形成されることもあ
る。一方の対向基板は、その液晶層側の全面に対向電極
が一体的に形成され、この対向電極と液晶層を挟む絵素
電極との間で液晶層容量Ｃｌｃが構成される。
【０００３】かかる構造の液晶表示装置は、ＴＦＴの組
込みにより絵素電極間のクロストークが低減され、また
ゲートバスライン本数の制限がなくなり、そのため単純
マトリクス型のものに比べて、大容量にすることがで
き、また高画質の表示が得られるという利点がある。
込みにより絵素電極間のクロストークが低減され、また
ゲートバスライン本数の制限がなくなり、そのため単純
マトリクス型のものに比べて、大容量にすることがで
き、また高画質の表示が得られるという利点がある。
【０００４】
【発明が解決しようとする課題】上述したＴＦＴの形成
は、例えば図５に示すように前記透明絶縁性基板１上に
ゲート電極２、半導体層３並びに、ソース電極４及びド
レイン電極５等をこの順にパターン形成することに行わ
れる。そのパターン形成は、形成すべき部分を越えて薄
膜を成膜し、その上にレジストを形成して前記形成すべ
き部分に露光し、この露光で硬化したレジスト部分を残
して他の部分を除去し、残ったレジストをマスクとして
薄膜にエッチングを施してなされる。これを繰り返すこ
とによりＴＦＴ７が作製される。
は、例えば図５に示すように前記透明絶縁性基板１上に
ゲート電極２、半導体層３並びに、ソース電極４及びド
レイン電極５等をこの順にパターン形成することに行わ
れる。そのパターン形成は、形成すべき部分を越えて薄
膜を成膜し、その上にレジストを形成して前記形成すべ
き部分に露光し、この露光で硬化したレジスト部分を残
して他の部分を除去し、残ったレジストをマスクとして
薄膜にエッチングを施してなされる。これを繰り返すこ
とによりＴＦＴ７が作製される。
【０００５】ところで、上述の露光を行う場合におい
て、透明絶縁性基板上のすべてのＴＦＴ部分を対象にし
て一度に行うのではなく、複数のＴＦＴ部分を１ブロッ
クとして各ブロック毎に画面を継いで作製しており、そ
の繰り返し露光を行う際の重ね合わせずれによって、図
５及び図６に示すようにＴＦＴ７の内部におけるゲート
電極２とドレイン電極５とが重畳する部分がＸ方向、Ｗ
方向に移動して、ハッチングにて示す寄生容量領域６の
面積がブロック毎に異なり、ＴＦＴ７の寄生容量Ｃｇｄ
の大きさに差が生ずることとなる。
て、透明絶縁性基板上のすべてのＴＦＴ部分を対象にし
て一度に行うのではなく、複数のＴＦＴ部分を１ブロッ
クとして各ブロック毎に画面を継いで作製しており、そ
の繰り返し露光を行う際の重ね合わせずれによって、図
５及び図６に示すようにＴＦＴ７の内部におけるゲート
電極２とドレイン電極５とが重畳する部分がＸ方向、Ｗ
方向に移動して、ハッチングにて示す寄生容量領域６の
面積がブロック毎に異なり、ＴＦＴ７の寄生容量Ｃｇｄ
の大きさに差が生ずることとなる。
【０００６】ドレイン電圧については、図７に示すよう
にＴＦＴ７内部の寄生容量（Ｃｇｄ）８と液晶層容量
（Ｃｌｃ）９との間、及び寄生容量（Ｃｇｄ）８と蓄積
付加容量（Ｃｇ）１０との間での容量分割が過渡的に行
われる。そのため、図８（ａ）に示すようにＴＦＴ７の
ゲート電極２に印加する電圧をオフにした瞬間に生じる
電荷の再配分に伴って、図８（ｃ）に示すようにドレイ
ン交流電圧の波形が非対称となって、寄生容量Ｃｇｄに
よる引き込み電圧であるオフセットＤＣ電圧成分△Ｖが
生ずる。なお、図８（ｂ）はソース波形を示しており、
図７中の４ａはソース電極４と接続したソースバスライ
ンを、２ａはゲート電極２と接続したゲートバスライン
を、１１は共通電極をそれぞれ示している。上記オフセ
ットＤＣ電圧成分△Ｖは、下式にて表される。
にＴＦＴ７内部の寄生容量（Ｃｇｄ）８と液晶層容量
（Ｃｌｃ）９との間、及び寄生容量（Ｃｇｄ）８と蓄積
付加容量（Ｃｇ）１０との間での容量分割が過渡的に行
われる。そのため、図８（ａ）に示すようにＴＦＴ７の
ゲート電極２に印加する電圧をオフにした瞬間に生じる
電荷の再配分に伴って、図８（ｃ）に示すようにドレイ
ン交流電圧の波形が非対称となって、寄生容量Ｃｇｄに
よる引き込み電圧であるオフセットＤＣ電圧成分△Ｖが
生ずる。なお、図８（ｂ）はソース波形を示しており、
図７中の４ａはソース電極４と接続したソースバスライ
ンを、２ａはゲート電極２と接続したゲートバスライン
を、１１は共通電極をそれぞれ示している。上記オフセ
ットＤＣ電圧成分△Ｖは、下式にて表される。
【０００７】
【数１】
【０００８】上述したオフセットＤＣ電圧成分△Ｖは、
フリッカの発生の原因となるものであり、このフリッカ
の発生を抑えるためには、一般に対向電極側からＤＣ電
圧を印加し、これにより寄生容量Ｃｇｄに起因するオフ
セットＤＣ電圧を補償するようにしている。
フリッカの発生の原因となるものであり、このフリッカ
の発生を抑えるためには、一般に対向電極側からＤＣ電
圧を印加し、これにより寄生容量Ｃｇｄに起因するオフ
セットＤＣ電圧を補償するようにしている。
【０００９】しかしながら、従来構造のアクティブマト
リクス液晶表示装置においては、寄生容量Ｃｇｄの大き
さの違いによって、繰り返し露光の際のブロック毎に絵
素のオフセットＤＣ電圧が異なることになるため、対向
電極側からの印加するＤＣ電圧は、一部のブロックの絵
素のオフセット電圧しか補償できず、そのためにドレイ
ン電位の低下量がブロック間で異なることになり、ブロ
ック間で直流バイアス成分及び液晶層に印加される実効
値電圧に差が生じ、フリッカの発生を抑えられなかった
り、コントラストに差が生じてブロック毎に表示ムラが
発生するという問題点があった。
リクス液晶表示装置においては、寄生容量Ｃｇｄの大き
さの違いによって、繰り返し露光の際のブロック毎に絵
素のオフセットＤＣ電圧が異なることになるため、対向
電極側からの印加するＤＣ電圧は、一部のブロックの絵
素のオフセット電圧しか補償できず、そのためにドレイ
ン電位の低下量がブロック間で異なることになり、ブロ
ック間で直流バイアス成分及び液晶層に印加される実効
値電圧に差が生じ、フリッカの発生を抑えられなかった
り、コントラストに差が生じてブロック毎に表示ムラが
発生するという問題点があった。
【００１０】本発明は、かかる課題を解決すべくなされ
たものであり、フリッカの発生を防止するとともに、ブ
ロック毎のコントラストの差を抑えることが可能なアク
ティブマトリクス液晶表示装置を提供することを目的と
する。
たものであり、フリッカの発生を防止するとともに、ブ
ロック毎のコントラストの差を抑えることが可能なアク
ティブマトリクス液晶表示装置を提供することを目的と
する。
【００１１】
【課題を解決するための手段】本発明のアクティブマト
リクス液晶表示装置は、液晶層を間に挟んで対向する一
方の基板が、交差する複数の走査線および信号線を有す
ると共に、該走査線と信号線とで囲まれた領域に絵素電
極と各絵素電極を駆動するための薄膜トランジスタがマ
トリクス状に配置され、他方の基板が液晶層側に対向電
極を有するアクティブマトリクス液晶表示装置におい
て、前記対向電極が複数のものを１ブロックとして各ブ
ロック毎に分割形成されていると共に、分割形成された
該対向電極に外部から電位が与えられることにより上記
目的が達成される。
リクス液晶表示装置は、液晶層を間に挟んで対向する一
方の基板が、交差する複数の走査線および信号線を有す
ると共に、該走査線と信号線とで囲まれた領域に絵素電
極と各絵素電極を駆動するための薄膜トランジスタがマ
トリクス状に配置され、他方の基板が液晶層側に対向電
極を有するアクティブマトリクス液晶表示装置におい
て、前記対向電極が複数のものを１ブロックとして各ブ
ロック毎に分割形成されていると共に、分割形成された
該対向電極に外部から電位が与えられることにより上記
目的が達成される。
【００１２】前記対向電極としては、透明電極で形成す
ると共に、遮光用金属層との間には絶縁膜を介装するよ
うにしてもよい。
ると共に、遮光用金属層との間には絶縁膜を介装するよ
うにしてもよい。
【００１３】
【作用】本発明にあっては、繰り返し露光に伴ってＴＦ
Ｔ部分にパターンずれが生じていても、対向電極を分割
して分割対向電極に外部から電位を与えることにより、
オフセットＤＣ電圧の生じるブロックでのフリッカの発
生を防止でき、コントラストに差が生じるのを抑えるこ
とが可能となる。
Ｔ部分にパターンずれが生じていても、対向電極を分割
して分割対向電極に外部から電位を与えることにより、
オフセットＤＣ電圧の生じるブロックでのフリッカの発
生を防止でき、コントラストに差が生じるのを抑えるこ
とが可能となる。
【００１４】
【実施例】本発明の実施例について以下に説明する。
【００１５】図１は本実施例のアクティブマトリクス液
晶表示装置の回路図であり、図２はＴＦＴ部分の平面
図、図３はＴＦＴ部分の断面図、図４は液晶表示装置全
体を模式的に示す斜視図である。このアクティブマトリ
クス液晶表示装置は、対向する一対のアクティブマトリ
クス基板３９と対向基板３０とを有し、両基板３９と３
０の間に液晶層３８が挟持されている。
晶表示装置の回路図であり、図２はＴＦＴ部分の平面
図、図３はＴＦＴ部分の断面図、図４は液晶表示装置全
体を模式的に示す斜視図である。このアクティブマトリ
クス液晶表示装置は、対向する一対のアクティブマトリ
クス基板３９と対向基板３０とを有し、両基板３９と３
０の間に液晶層３８が挟持されている。
【００１６】アクティブマトリクス基板３９は、ベース
となるガラス等の透明絶縁性基板２０の上に走査線とし
てのゲートバスライン４７ａと信号線としてのソースバ
スライン４９ａとが夫々複数本交差して配線され、ゲー
トバスライン４７ａとソースバスライン４９ａとで囲ま
れた各領域にマトリクス状に形成された絵素電極５１
が、両バスライン４７ａと４９ａとの交差部近傍に形成
されたＴＦＴ５０にて駆動される構成となっている。更
に、加えて、絵素電極５１と対向する部分には、図示し
ない絶縁層を介して、蓄積付加容量Ｃｇを形成する蓄積
付加容量電極（図示せず）が形成されている。なお、図
１において、Ｘ1〜Ｘmはゲートバスライン４７ａのそれ
ぞれを、Ｙ1〜Ｙnはソースバスライン４９ａのそれぞれ
を示す。
となるガラス等の透明絶縁性基板２０の上に走査線とし
てのゲートバスライン４７ａと信号線としてのソースバ
スライン４９ａとが夫々複数本交差して配線され、ゲー
トバスライン４７ａとソースバスライン４９ａとで囲ま
れた各領域にマトリクス状に形成された絵素電極５１
が、両バスライン４７ａと４９ａとの交差部近傍に形成
されたＴＦＴ５０にて駆動される構成となっている。更
に、加えて、絵素電極５１と対向する部分には、図示し
ない絶縁層を介して、蓄積付加容量Ｃｇを形成する蓄積
付加容量電極（図示せず）が形成されている。なお、図
１において、Ｘ1〜Ｘmはゲートバスライン４７ａのそれ
ぞれを、Ｙ1〜Ｙnはソースバスライン４９ａのそれぞれ
を示す。
【００１７】一方の対向基板３０は、液晶層３８を挟ん
で絵素電極５１との間で液晶層容量Ｃｌｃをもつ分割対
向電極３１が、液晶層３８側に形成されている。分割対
向電極３１はブロック毎に分割されて形成され、各分割
対向電極３１ａは各ブロック毎に共通の配線１７に接続
されていると共に、可変容量１８を介して接地されてい
る。
で絵素電極５１との間で液晶層容量Ｃｌｃをもつ分割対
向電極３１が、液晶層３８側に形成されている。分割対
向電極３１はブロック毎に分割されて形成され、各分割
対向電極３１ａは各ブロック毎に共通の配線１７に接続
されていると共に、可変容量１８を介して接地されてい
る。
【００１８】次に、上記のような回路構造を有するアク
ティブマトリクス液晶表示装置の作製手順を説明する。
ティブマトリクス液晶表示装置の作製手順を説明する。
【００１９】まず、ガラス基板２０上に、タンタルをス
パッタ蒸着して膜厚３０００オングストロームの薄膜を
形成し、しかる後にフォトリソグラフ技術によりパター
ン化し、ゲート電極４７、ゲートバスライン４７ａ、蓄
積付加容量電極（図示せず）及び蓄積容量共通配線２１
を形成する。
パッタ蒸着して膜厚３０００オングストロームの薄膜を
形成し、しかる後にフォトリソグラフ技術によりパター
ン化し、ゲート電極４７、ゲートバスライン４７ａ、蓄
積付加容量電極（図示せず）及び蓄積容量共通配線２１
を形成する。
【００２０】次に、陽極酸化法により、上記タンタル膜
の表面を酸化し、酸化タンタル（Ｔａ2Ｏ5）からなるゲ
ート絶縁膜１４を、上記ゲート電極４７、ゲートバスラ
イン４７ａ、蓄積付加容量電極（図示せず）及び蓄積容
量共通配線２１の上に形成する。
の表面を酸化し、酸化タンタル（Ｔａ2Ｏ5）からなるゲ
ート絶縁膜１４を、上記ゲート電極４７、ゲートバスラ
イン４７ａ、蓄積付加容量電極（図示せず）及び蓄積容
量共通配線２１の上に形成する。
【００２１】次に、プラズマＣＶＤ法により、膜厚３０
００オングストロームの窒化シリコン（ＳｉＮｘ）から
なるゲート絶縁層１５、膜厚３００オングストロームの
真性アモルファスシリコン（ａ−Ｓｉ（ｉ））層１６及
び膜厚２０００オングストロームの窒化シリコン（Ｓｉ
Ｎｘ）層を堆積する。
００オングストロームの窒化シリコン（ＳｉＮｘ）から
なるゲート絶縁層１５、膜厚３００オングストロームの
真性アモルファスシリコン（ａ−Ｓｉ（ｉ））層１６及
び膜厚２０００オングストロームの窒化シリコン（Ｓｉ
Ｎｘ）層を堆積する。
【００２２】次に、フォトリソグラフ技術により、上記
ＳｉＮｘ層を島状にパターニングしてチャネル保護層パ
ターン１２を形成する。
ＳｉＮｘ層を島状にパターニングしてチャネル保護層パ
ターン１２を形成する。
【００２３】次に、プラズマＣＶＤ法により、膜厚５０
０オングストロームのｎ型アモルファスシリコン（ａ−
Ｓｉ（ｎ+））層を堆積する。
０オングストロームのｎ型アモルファスシリコン（ａ−
Ｓｉ（ｎ+））層を堆積する。
【００２４】次に、フォトリソグラフ技術により、上記
ａ−Ｓｉ（ｉ）層及びａ−Ｓｉ（ｎ+）層を島状にパタ
ーニングしてＴＦＴチャネル部パターン２４、２４を形
成する。
ａ−Ｓｉ（ｉ）層及びａ−Ｓｉ（ｎ+）層を島状にパタ
ーニングしてＴＦＴチャネル部パターン２４、２４を形
成する。
【００２５】しかる後に、チタン（Ｔｉ）を膜厚３００
０オングストロームでスパッタ蒸着し、フォトリソグラ
フ技術により該Ｔｉ層をパターニングすることにより、
ソース電極４９とドレイン電極２９とを形成する。
０オングストロームでスパッタ蒸着し、フォトリソグラ
フ技術により該Ｔｉ層をパターニングすることにより、
ソース電極４９とドレイン電極２９とを形成する。
【００２６】次に、絵素電極用ＩＴＯ膜を、１０００オ
ングストロームの膜厚でスパッタ蒸着してフォトリソグ
ラフ法によりパターニングし、絵素電極５１及びソース
バスライン４９ａを形成する。
ングストロームの膜厚でスパッタ蒸着してフォトリソグ
ラフ法によりパターニングし、絵素電極５１及びソース
バスライン４９ａを形成する。
【００２７】以上の各工程によって、ＴＦＴ５０が形成
される。
される。
【００２８】次に、窒化シリコン（ＳｉＮｘ）を膜厚４
０００オングストロームにプラズマＣＶＤ法で堆積して
保護膜を形成し、その上に配向膜を形成してアクティブ
マトリクス基板３９を作製する。
０００オングストロームにプラズマＣＶＤ法で堆積して
保護膜を形成し、その上に配向膜を形成してアクティブ
マトリクス基板３９を作製する。
【００２９】次いで、対向基板３０を作製する。その作
製は、ベースとなるガラス等の透明絶縁性基板上に、Ｉ
ＴＯからなる透明な分割対向電極３１を、ＴＦＴ５０と
同じ数のブロックに分割してパターン形成する。このと
き、各ブロック毎に、該当するブロックに含まれる分割
対向電極３１のすべてに接続して配線１７を形成し、そ
の配線１７の一端を、接地された可変容量１８に接続す
る。
製は、ベースとなるガラス等の透明絶縁性基板上に、Ｉ
ＴＯからなる透明な分割対向電極３１を、ＴＦＴ５０と
同じ数のブロックに分割してパターン形成する。このと
き、各ブロック毎に、該当するブロックに含まれる分割
対向電極３１のすべてに接続して配線１７を形成し、そ
の配線１７の一端を、接地された可変容量１８に接続す
る。
【００３０】その後、対向電極３１とは間に絶縁膜を介
装して、上述した絵素電極５１以外の表示を行わないゲ
ートバスライン４７ａ、ソースバスライン４９ａ及びＴ
ＦＴ５０部分を覆うための遮光用金属層（図示せず）
を、例えば格子状に形成する。この遮光用金属層は、一
般にブラックマスクと称される。このように遮光用金属
層と対向電極３１との間に絶縁膜を設けた場合、後述す
るように分割された各対向電極３１に電位を印加して
も、遮光用金属層は電気的に絶縁されているため、遮光
用金属層と絵素電極５１との間に電位が生じにくくな
り、その間の液晶層３８に悪影響が及ぶのを防止できる
利点がある。
装して、上述した絵素電極５１以外の表示を行わないゲ
ートバスライン４７ａ、ソースバスライン４９ａ及びＴ
ＦＴ５０部分を覆うための遮光用金属層（図示せず）
を、例えば格子状に形成する。この遮光用金属層は、一
般にブラックマスクと称される。このように遮光用金属
層と対向電極３１との間に絶縁膜を設けた場合、後述す
るように分割された各対向電極３１に電位を印加して
も、遮光用金属層は電気的に絶縁されているため、遮光
用金属層と絵素電極５１との間に電位が生じにくくな
り、その間の液晶層３８に悪影響が及ぶのを防止できる
利点がある。
【００３１】次いで、このように形成された対向電極３
０の上に配向膜（図示せず）を形成した後、この対向基
板３０と、上述のアクティブマトリクス基板３９と貼り
合わせると共に、両基板３０と３９との間に液晶層３８
を注入する。
０の上に配向膜（図示せず）を形成した後、この対向基
板３０と、上述のアクティブマトリクス基板３９と貼り
合わせると共に、両基板３０と３９との間に液晶層３８
を注入する。
【００３２】以上のようにして、ブロック状にパターニ
ングされた分割対向電極３１を有するアクティブマトリ
クス液晶表示装置が作製される。
ングされた分割対向電極３１を有するアクティブマトリ
クス液晶表示装置が作製される。
【００３３】したがって、このように作製された本実施
例の液晶表示装置においては、上述の分割対向電極３１
が形成されていると共に、各ブロックに含まれる総ての
分割対向電極３１が配線１７及び可変容量１８を介して
接地されているので、可変容量１８を調整することによ
り各ブロック毎に最適な対向電圧を印加できる。このた
め、寄生容量Ｃｇｄの大きさの違いによって、繰り返し
露光の際のブロック毎に絵素のオフセットＤＣ電圧が異
なっていても、各ブロックの絵素のオフセット電圧を補
償でき、フリッカーを抑制することが可能となり、また
コントラストに差が生じるのを防止できるので、表示を
ムラなく均一にできる。
例の液晶表示装置においては、上述の分割対向電極３１
が形成されていると共に、各ブロックに含まれる総ての
分割対向電極３１が配線１７及び可変容量１８を介して
接地されているので、可変容量１８を調整することによ
り各ブロック毎に最適な対向電圧を印加できる。このた
め、寄生容量Ｃｇｄの大きさの違いによって、繰り返し
露光の際のブロック毎に絵素のオフセットＤＣ電圧が異
なっていても、各ブロックの絵素のオフセット電圧を補
償でき、フリッカーを抑制することが可能となり、また
コントラストに差が生じるのを防止できるので、表示を
ムラなく均一にできる。
【００３４】なお、上記実施例では１ブロックに含まれ
る分割対向電極３１の数は、ＴＦＴ５０の数と同一にし
たが、ＴＦＴ５０の数よりも少なくしても支障はない。
即ち、ＴＦＴの１ブロックに分割対向電極の複数ブロッ
クが対応するように設けられていても、前記複数のブロ
ック毎の対向電圧を各可変容量１８にて個別に調整でき
るからである。
る分割対向電極３１の数は、ＴＦＴ５０の数と同一にし
たが、ＴＦＴ５０の数よりも少なくしても支障はない。
即ち、ＴＦＴの１ブロックに分割対向電極の複数ブロッ
クが対応するように設けられていても、前記複数のブロ
ック毎の対向電圧を各可変容量１８にて個別に調整でき
るからである。
【００３５】
【発明の効果】本発明による場合は、以上詳述したよう
に対向電極をブロック毎に分割し、各ブロックの分割対
向電極に所望の電圧を印加できる構成としてあるので、
アクティブマトリクス基板側における各ブロック毎のオ
フセットＤＣ電圧が異なっていても、その電圧を補償す
ることができ、これによりフリッカーを抑制することが
可能となり、またコントラストに差が生じるのを防止で
きるので、表示をムラなく均一にできる。
に対向電極をブロック毎に分割し、各ブロックの分割対
向電極に所望の電圧を印加できる構成としてあるので、
アクティブマトリクス基板側における各ブロック毎のオ
フセットＤＣ電圧が異なっていても、その電圧を補償す
ることができ、これによりフリッカーを抑制することが
可能となり、またコントラストに差が生じるのを防止で
きるので、表示をムラなく均一にできる。
【図１】本実施例のアクティブマトリクス液晶表示装置
における等価回路図。
における等価回路図。
【図２】図１のＴＦＴ部分の平面図。
【図３】図１のＴＦＴ部分の断面図。
【図４】図１のアクティブマトリクス液晶表示装置を模
式的に示す斜視図。
式的に示す斜視図。
【図５】従来のＴＦＴ部分の断面図。
【図６】従来のＴＦＴ部分の平面図。
【図７】従来の技術の問題点を説明するための図。
【図８】（ａ）はゲート波形、（ｂ）はソース波形、
（ｃ）はドレイン波形をそれぞれ示す図。
（ｃ）はドレイン波形をそれぞれ示す図。
２０ ガラス基板 １４ ゲート絶縁膜 １５ ゲート絶縁層 ４７ ゲート電極 ４７ａ ゲートバスライン ５０ ＴＦＴ ５１ 絵素電極 ４９ ソース電極 ４９ａ ソースバスライン １２ チャネル保護層パターン ２９ ドレイン電極 ３０ 対向基板 ３１ 分割対向電極 ３８ 液晶層 ３９ アクティブマトリクス基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 入江 勝美 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 中沢 清 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】液晶層を間に挟んで対向する一方の基板
が、交差する複数の走査線および信号線を有すると共
に、該走査線と信号線とで囲まれた領域に絵素電極と各
絵素電極を駆動するための薄膜トランジスタがマトリク
ス状に配置され、他方の基板が液晶層側に対向電極を有
するアクティブマトリクス液晶表示装置において、 前記対向電極が複数のものを１ブロックとして各ブロッ
ク毎に分割形成されていると共に、分割形成された該対
向電極に外部から電位が与えられるアクティブマトリク
ス液晶表示装置。 - 【請求項２】前記対向電極は、透明電極から形成されて
いると共に、遮光用金属層との間には絶縁膜が介装され
ている請求項１記載のアクティブマトリクス液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP332192A JP2798538B2 (ja) | 1992-01-10 | 1992-01-10 | アクティブマトリクス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP332192A JP2798538B2 (ja) | 1992-01-10 | 1992-01-10 | アクティブマトリクス液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05188392A true JPH05188392A (ja) | 1993-07-30 |
| JP2798538B2 JP2798538B2 (ja) | 1998-09-17 |
Family
ID=11554094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP332192A Expired - Lifetime JP2798538B2 (ja) | 1992-01-10 | 1992-01-10 | アクティブマトリクス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798538B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020010321A (ko) * | 2000-07-29 | 2002-02-04 | 구본준, 론 위라하디락사 | 액정 디스플레이 장치 |
| KR100714208B1 (ko) * | 2000-05-26 | 2007-05-02 | 가부시키가이샤 아드반스트 디스프레이 | 액정표시장치의 구동방법 |
| JP2009109845A (ja) * | 2007-10-31 | 2009-05-21 | Mitsubishi Electric Corp | 表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635324A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | アクテイブマトリツクス液晶表示素子及びその駆動方法 |
| JPH02240638A (ja) * | 1989-03-14 | 1990-09-25 | Sharp Corp | マトリックス表示装置 |
-
1992
- 1992-01-10 JP JP332192A patent/JP2798538B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009109845A (ja) * | 2007-10-31 | 2009-05-21 | Mitsubishi Electric Corp | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798538B2 (ja) | 1998-09-17 |
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