JPH05182469A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05182469A JPH05182469A JP3360111A JP36011191A JPH05182469A JP H05182469 A JPH05182469 A JP H05182469A JP 3360111 A JP3360111 A JP 3360111A JP 36011191 A JP36011191 A JP 36011191A JP H05182469 A JPH05182469 A JP H05182469A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- circuit
- signal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 アクセスタイムが高速で、かつ、貫通電流を
低減した低消費電力の半導体集積回路を得る。 【構成】 バッファ回路を構成する第１及び第２の出力
用トランジスタ４，５を貫通して第１の電源電位２０か
ら第２の電源電位２１へ流れる貫通電流Ｉの経路を一時
的に遮断するためのスイッチング用トランジスタ１２を
前記第１及び第２の出力用トランジスタ４，５の間に直
列に接続し、第１及び第２の入力ノード１８，１９をイ
コライズするイコライズ用トランジスタ３を制御するト
リガパルスに同期した制御信号で制御するように構成し
た。
低減した低消費電力の半導体集積回路を得る。 【構成】 バッファ回路を構成する第１及び第２の出力
用トランジスタ４，５を貫通して第１の電源電位２０か
ら第２の電源電位２１へ流れる貫通電流Ｉの経路を一時
的に遮断するためのスイッチング用トランジスタ１２を
前記第１及び第２の出力用トランジスタ４，５の間に直
列に接続し、第１及び第２の入力ノード１８，１９をイ
コライズするイコライズ用トランジスタ３を制御するト
リガパルスに同期した制御信号で制御するように構成し
た。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路におけ
るバッファ回路に係り、特に、スタティックＲＡＭの出
力バッファ回路などに用いられるバッファ回路におい
て、高速アクセスを可能にした半導体集積回路に関する
ものである。
るバッファ回路に係り、特に、スタティックＲＡＭの出
力バッファ回路などに用いられるバッファ回路におい
て、高速アクセスを可能にした半導体集積回路に関する
ものである。
【０００２】
【従来の技術】図６は従来の例えばスタティックＲＡＭ
などの半導体集積回路における出力バッファ回路の構成
の一例を示すブロック図である。図において、１はセン
スアンプ７からの出力の反転信号及び出力制御回路８か
らの出力を入力とするＮＯＲ回路からなる第１の論理回
路で、出力制御回路８からの出力が“Ｈ”レベルである
とセンスアンプ７からの出力にかかわらず、“Ｌ”レベ
ルを出力し、出力制御回路８からの出力が“Ｌ”レベル
であると、センスアンプ７の反転信号に応じた信号が出
力されるものである。２はセンスアンプ７からの出力及
び出力制御回路８からの出力を入力とするＮＯＲ回路か
らなる第２の論理回路で、出力制御回路８からの出力が
“Ｈ”レベルであるとセンスアンプ７からの出力にかか
わらず、“Ｌ”レベルを出力し、出力制御回路８からの
出力が“Ｌ”レベルであると、センスアンプ７の信号に
応じた信号が出力されるものである。
などの半導体集積回路における出力バッファ回路の構成
の一例を示すブロック図である。図において、１はセン
スアンプ７からの出力の反転信号及び出力制御回路８か
らの出力を入力とするＮＯＲ回路からなる第１の論理回
路で、出力制御回路８からの出力が“Ｈ”レベルである
とセンスアンプ７からの出力にかかわらず、“Ｌ”レベ
ルを出力し、出力制御回路８からの出力が“Ｌ”レベル
であると、センスアンプ７の反転信号に応じた信号が出
力されるものである。２はセンスアンプ７からの出力及
び出力制御回路８からの出力を入力とするＮＯＲ回路か
らなる第２の論理回路で、出力制御回路８からの出力が
“Ｈ”レベルであるとセンスアンプ７からの出力にかか
わらず、“Ｌ”レベルを出力し、出力制御回路８からの
出力が“Ｌ”レベルであると、センスアンプ７の信号に
応じた信号が出力されるものである。
【０００３】３は制御電極であるゲート電極に遅延回路
１０の出力を、一対のソース／ドレイン電極に第１，第
２の論理回路１，２の出力（該バッファ回路における第
１及び第２の入力ノード１８，１９）を接続して、該第
１及び第２の入力ノード１８，１９の電位をイコライズ
するＮＭＯＳトランジスタからなるイコライズ用トラン
ジスタ、４は第１の論理回路１からの出力が制御電極で
あるゲート電極に入力され、第１の電源ノード２０とデ
ータ出力端子６との間に接続されたＮＭＯＳトランジス
タからなる第１の出力用トランジスタ、５は第２の論理
回路２からの入力が制御電極であるゲート電極に入力さ
れ、データ出力端子６と第２の電源ノード２１との間に
接続されたＮＭＯＳトランジスタからなる第２の出力用
トランジスタで、該第２の出力用トランジスタ５と上記
イコライズ用トランジスタと第１の出力用トランジスタ
４とで出力バッファ回路を構成しており、第１及び第２
の出力用トランジスタ４，５のオン・オフ状態により、
データ出力端子６に出力データ信号Ｄ２を出力するとと
もに、該データ出力端子６をハイインピーダンス状態に
する。
１０の出力を、一対のソース／ドレイン電極に第１，第
２の論理回路１，２の出力（該バッファ回路における第
１及び第２の入力ノード１８，１９）を接続して、該第
１及び第２の入力ノード１８，１９の電位をイコライズ
するＮＭＯＳトランジスタからなるイコライズ用トラン
ジスタ、４は第１の論理回路１からの出力が制御電極で
あるゲート電極に入力され、第１の電源ノード２０とデ
ータ出力端子６との間に接続されたＮＭＯＳトランジス
タからなる第１の出力用トランジスタ、５は第２の論理
回路２からの入力が制御電極であるゲート電極に入力さ
れ、データ出力端子６と第２の電源ノード２１との間に
接続されたＮＭＯＳトランジスタからなる第２の出力用
トランジスタで、該第２の出力用トランジスタ５と上記
イコライズ用トランジスタと第１の出力用トランジスタ
４とで出力バッファ回路を構成しており、第１及び第２
の出力用トランジスタ４，５のオン・オフ状態により、
データ出力端子６に出力データ信号Ｄ２を出力するとと
もに、該データ出力端子６をハイインピーダンス状態に
する。
【０００４】６は該出力バッファ回路の出力信号である
出力データ信号Ｄ２が出力されるデータ出力端子、７は
メモリセルから読み出されたデータを検知，増幅するた
めのセンスアンプ、８はこのセンスアンプ７にて検知，
増幅されたメモリセルからのデータをデータ出力端子６
（出力ノード）に出力するか否かを制御するための出力
制御回路、９はメモリセルアレイにおけるメモリセルを
選択するためのアドレス信号の変化を検出してパルス状
のアドレス変化検出信号ＡＴＤを発生するアドレス変化
検出回路、１０はアドレス変化検出信号ＡＴＤを一定時
間遅延してアドレス変化検出ディレイ信号ＡＴＤＤを発
生する遅延回路、１８は第１の論理回路１と第１の出力
用トランジスタ４との間の第１の入力ノード、１９は第
２の論理回路２と第２の出力用トランジスタ５との間の
第２の入力ノード、２０は電位がＶｃｃである第１の電
源ノード（電源電位）、２１は接地された第２の電源ノ
ード（電源電位）である。
出力データ信号Ｄ２が出力されるデータ出力端子、７は
メモリセルから読み出されたデータを検知，増幅するた
めのセンスアンプ、８はこのセンスアンプ７にて検知，
増幅されたメモリセルからのデータをデータ出力端子６
（出力ノード）に出力するか否かを制御するための出力
制御回路、９はメモリセルアレイにおけるメモリセルを
選択するためのアドレス信号の変化を検出してパルス状
のアドレス変化検出信号ＡＴＤを発生するアドレス変化
検出回路、１０はアドレス変化検出信号ＡＴＤを一定時
間遅延してアドレス変化検出ディレイ信号ＡＴＤＤを発
生する遅延回路、１８は第１の論理回路１と第１の出力
用トランジスタ４との間の第１の入力ノード、１９は第
２の論理回路２と第２の出力用トランジスタ５との間の
第２の入力ノード、２０は電位がＶｃｃである第１の電
源ノード（電源電位）、２１は接地された第２の電源ノ
ード（電源電位）である。
【０００５】次に動作について説明する。図７は従来の
スタティックＲＡＭなどの半導体集積回路における出力
バッファ回路の動作を示すタイミング図であり、図にお
いて、図６と同一符号は同一または相当部分を示す。ま
た、図において、Ｄ１はトリガ信号であるアドレス変化
検出ディレイ信号ＡＴＤＤによりバッファ回路の第１及
び第２の入力ノード１８及び１９、即ち、第１及び第２
の論理回路１，２の出力をイコライズしない場合の出力
データ信号を示している。さらに、（Ｌ→Ｈ），（Ｈ→
Ｌ）はそれぞれセンスアンプ７出力の変化を示してい
る。
スタティックＲＡＭなどの半導体集積回路における出力
バッファ回路の動作を示すタイミング図であり、図にお
いて、図６と同一符号は同一または相当部分を示す。ま
た、図において、Ｄ１はトリガ信号であるアドレス変化
検出ディレイ信号ＡＴＤＤによりバッファ回路の第１及
び第２の入力ノード１８及び１９、即ち、第１及び第２
の論理回路１，２の出力をイコライズしない場合の出力
データ信号を示している。さらに、（Ｌ→Ｈ），（Ｈ→
Ｌ）はそれぞれセンスアンプ７出力の変化を示してい
る。
【０００６】まず、出力制御回路８からの出力が“Ｈ”
（例えば、第１の電源ノードＶｃｃ）の状態、つまりデ
ータ出力端子６からは出力しない状態の場合について説
明する。この状態では、第１の論理回路１の出力が
“Ｌ”（例えば、第２の電源ノードである接地電位）に
固定され、第１の出力用トランジスタ４は非導通状態と
なる。また、この状態では、第２の論理回路２の出力も
“Ｌ”に固定され、第２の出力用トランジスタ５も非導
通状態になる。従って、この状態においては第１及び第
２の出力用トランジスタ４，５ともに非導通状態なの
で、データ出力端子６はハイインピーダンス状態にな
り、該データ出力端子６から出力データ信号Ｄ２は出力
されない。
（例えば、第１の電源ノードＶｃｃ）の状態、つまりデ
ータ出力端子６からは出力しない状態の場合について説
明する。この状態では、第１の論理回路１の出力が
“Ｌ”（例えば、第２の電源ノードである接地電位）に
固定され、第１の出力用トランジスタ４は非導通状態と
なる。また、この状態では、第２の論理回路２の出力も
“Ｌ”に固定され、第２の出力用トランジスタ５も非導
通状態になる。従って、この状態においては第１及び第
２の出力用トランジスタ４，５ともに非導通状態なの
で、データ出力端子６はハイインピーダンス状態にな
り、該データ出力端子６から出力データ信号Ｄ２は出力
されない。
【０００７】次に、出力制御回路８からの出力が“Ｌ”
の状態、つまりデータ出力端子６からセンスアンプ７に
よって検知，増幅されたデータを出力する状態について
説明する。この状態で、センスアンプ７の出力が“Ｌ”
から“Ｈ”に変化すると、第１の論理回路１の出力は
“Ｈ”に、第２の論理回路２の出力は“Ｌ”に変化しよ
うとする。また、ここで該スタティックＲＡＭに入力さ
れるアドレス信号ａが変化したとき、この変化はアドレ
ス変化検出回路９により検出されてアドレス変化検出信
号ＡＴＤを発生し、さらに、この信号は遅延回路１０に
入力されて遅延され、アドレス変化検出ディレイ信号Ａ
ＴＤＤとして出力される。
の状態、つまりデータ出力端子６からセンスアンプ７に
よって検知，増幅されたデータを出力する状態について
説明する。この状態で、センスアンプ７の出力が“Ｌ”
から“Ｈ”に変化すると、第１の論理回路１の出力は
“Ｈ”に、第２の論理回路２の出力は“Ｌ”に変化しよ
うとする。また、ここで該スタティックＲＡＭに入力さ
れるアドレス信号ａが変化したとき、この変化はアドレ
ス変化検出回路９により検出されてアドレス変化検出信
号ＡＴＤを発生し、さらに、この信号は遅延回路１０に
入力されて遅延され、アドレス変化検出ディレイ信号Ａ
ＴＤＤとして出力される。
【０００８】該アドレス変化検出ディレイ信号ＡＴＤＤ
がイコライズ用トランジスタ３のゲート電極に入力され
ることにより、第１及び第２の論理回路１，２からの出
力レベルはイコライズされて“Ｈ”でも“Ｌ”でもない
第１の電源ノード２０の電位Ｖｃｃと第２の電源ノード
２１の接地電位との中間レベルで同一の電位となり、こ
の“Ｈ”でもない“Ｌ”でもない不確定な電位が出力バ
ッファ回路の第１及び第２の入力ノード１８，１９、つ
まり第１及び第２の出力用トランジスタ４，５のゲート
電極に入力されることにより、両出力用トランジスタ
４，５ともに軽い導通状態となって、出力データ信号Ｄ
２もアドレス変化検出ディレイ信号ＡＴＤＤが“Ｈ”の
期間中、第１の電源ノード２０の電位Ｖｃｃと第２の電
源ノード２１の接地電位ＧＮＤとの中間レベルの電位を
出力データ信号Ｄ２として出力することになる。
がイコライズ用トランジスタ３のゲート電極に入力され
ることにより、第１及び第２の論理回路１，２からの出
力レベルはイコライズされて“Ｈ”でも“Ｌ”でもない
第１の電源ノード２０の電位Ｖｃｃと第２の電源ノード
２１の接地電位との中間レベルで同一の電位となり、こ
の“Ｈ”でもない“Ｌ”でもない不確定な電位が出力バ
ッファ回路の第１及び第２の入力ノード１８，１９、つ
まり第１及び第２の出力用トランジスタ４，５のゲート
電極に入力されることにより、両出力用トランジスタ
４，５ともに軽い導通状態となって、出力データ信号Ｄ
２もアドレス変化検出ディレイ信号ＡＴＤＤが“Ｈ”の
期間中、第１の電源ノード２０の電位Ｖｃｃと第２の電
源ノード２１の接地電位ＧＮＤとの中間レベルの電位を
出力データ信号Ｄ２として出力することになる。
【０００９】該アドレス変化検出ディレイ信号ＡＴＤＤ
が“Ｈ”から“Ｌ”になった時点で、イコライズ用トラ
ンジスタ３は非導通状態（遮断状態）になるので、第１
及び第２の論理回路１，２の出力がイコライズされるこ
とはなくなり、第１の論理回路１の出力は“Ｈ”に固定
されて第１の出力用トランジスタ４は完全な導通状態
に、第２の論理回路２の出力は“Ｌ”に固定されて第２
の出力用トランジスタ５は非導通状態になる。従って、
この状態では出力データ信号Ｄ２は、第１の出力用トラ
ンジスタ４が導通状態となっているので第１の電源ノー
ド２０（Ｖｃｃ）である“Ｈ”となる。
が“Ｈ”から“Ｌ”になった時点で、イコライズ用トラ
ンジスタ３は非導通状態（遮断状態）になるので、第１
及び第２の論理回路１，２の出力がイコライズされるこ
とはなくなり、第１の論理回路１の出力は“Ｈ”に固定
されて第１の出力用トランジスタ４は完全な導通状態
に、第２の論理回路２の出力は“Ｌ”に固定されて第２
の出力用トランジスタ５は非導通状態になる。従って、
この状態では出力データ信号Ｄ２は、第１の出力用トラ
ンジスタ４が導通状態となっているので第１の電源ノー
ド２０（Ｖｃｃ）である“Ｈ”となる。
【００１０】さらに、出力制御回路８からの出力が
“Ｌ”の状態で、センスアンプ７の出力が“Ｈ”から
“Ｌ”に変化すると、第１の論理回路１の出力は“Ｌ”
に、第２の論理回路２の出力は“Ｈ”に変化しようとす
る。また、ここで該スタティックＲＡＭに入力されるア
ドレス信号ａが変化したとき、この変化によりアドレス
変化検出ディレイ信号ＡＴＤＤが発生し、イコライズ用
トランジスタ３を導通状態にすることにより、前記第１
及び第２の論理回路１，２の出力は、つまり第１及び第
２の入力ノード１８，１９の電位はイコライズされ、
“Ｈ”でも“Ｌ”でもない中間レベルで同一の電位とな
り、この不確定な電圧が第１及び第２の出力用トランジ
スタ４，５のゲート電極に入力されることにより該トラ
ンジスタ４，５は軽い導通状態となり、出力データ信号
Ｄ２もアドレス変化検出ディレイ信号ＡＴＤＤが“Ｈ”
の期間中、第１の電源ノード２０の電位Ｖｃｃと第２の
電源ノード２１の電位ＧＮＤとの中間レベルの信号を出
力データ信号Ｄ２として出力することになる。
“Ｌ”の状態で、センスアンプ７の出力が“Ｈ”から
“Ｌ”に変化すると、第１の論理回路１の出力は“Ｌ”
に、第２の論理回路２の出力は“Ｈ”に変化しようとす
る。また、ここで該スタティックＲＡＭに入力されるア
ドレス信号ａが変化したとき、この変化によりアドレス
変化検出ディレイ信号ＡＴＤＤが発生し、イコライズ用
トランジスタ３を導通状態にすることにより、前記第１
及び第２の論理回路１，２の出力は、つまり第１及び第
２の入力ノード１８，１９の電位はイコライズされ、
“Ｈ”でも“Ｌ”でもない中間レベルで同一の電位とな
り、この不確定な電圧が第１及び第２の出力用トランジ
スタ４，５のゲート電極に入力されることにより該トラ
ンジスタ４，５は軽い導通状態となり、出力データ信号
Ｄ２もアドレス変化検出ディレイ信号ＡＴＤＤが“Ｈ”
の期間中、第１の電源ノード２０の電位Ｖｃｃと第２の
電源ノード２１の電位ＧＮＤとの中間レベルの信号を出
力データ信号Ｄ２として出力することになる。
【００１１】該アドレス変化検出ディレイ信号ＡＴＤＤ
が“Ｈ”から“Ｌ”になった時点で、イコライズ用トラ
ンジスタ３は非導通状態となるので第１及び第２の論理
回路１，２の出力がイコライズされることはなくなり、
第１の論理回路１の出力は“Ｌ”に固定されて第１の出
力用トランジスタ４は非導通状態に、第２の論理回路２
の出力は“Ｈ”に固定されて第２の出力用トランジスタ
５は完全な導通状態になる。従ってこの状態では出力デ
ータ信号Ｄ２は、第２の出力用トランジスタ５が導通状
態になっているので接地電位ＧＮＤである“Ｌ”にな
る。
が“Ｈ”から“Ｌ”になった時点で、イコライズ用トラ
ンジスタ３は非導通状態となるので第１及び第２の論理
回路１，２の出力がイコライズされることはなくなり、
第１の論理回路１の出力は“Ｌ”に固定されて第１の出
力用トランジスタ４は非導通状態に、第２の論理回路２
の出力は“Ｈ”に固定されて第２の出力用トランジスタ
５は完全な導通状態になる。従ってこの状態では出力デ
ータ信号Ｄ２は、第２の出力用トランジスタ５が導通状
態になっているので接地電位ＧＮＤである“Ｌ”にな
る。
【００１２】なお、アドレス変化検出ディレイ信号ＡＴ
ＤＤにより第１及び第２の論理回路１，２の出力をイコ
ライズしない場合の出力データ信号Ｄ１は、図７に示す
ように、イコライズした場合の出力データ信号Ｄ２より
△Ｔの時間だけ遅く変化する。従って、以上のようにア
ドレス変化検出ディレイ信号ＡＴＤＤを使用して第１及
び第２の論理回路１，２の出力をイコライズをすること
は、該半導体メモリのアクセスタイムの高速化という点
で有効である。
ＤＤにより第１及び第２の論理回路１，２の出力をイコ
ライズしない場合の出力データ信号Ｄ１は、図７に示す
ように、イコライズした場合の出力データ信号Ｄ２より
△Ｔの時間だけ遅く変化する。従って、以上のようにア
ドレス変化検出ディレイ信号ＡＴＤＤを使用して第１及
び第２の論理回路１，２の出力をイコライズをすること
は、該半導体メモリのアクセスタイムの高速化という点
で有効である。
【００１３】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、タイミングの変化
を速くするためにバッファ回路の第１及び第２の入力ノ
ード１８，１９をアドレス変化検出ディレイ信号ＡＴＤ
Ｄのようなトリガパルスでイコライズしているが、該ト
リガパルスでバッファ回路の入力をイコライズしている
期間中、バッファ回路を構成する第１及び第２の出力用
トランジスタ４，５のゲート電極に第１の電源ノード２
０と第２の電源ノード２１との中間の電位が印加され、
これによりバッファ回路を構成する第１及び第２の出力
用トランジスタ４，５は両者とも導通状態となり、該２
つのトランジスタを貫通して電源配線やＧＮＤ配線に大
きな貫通電流Ｉが流れるなど、半導体集積回路の低消費
電力化に対して大きな問題点があった。
は以上のように構成されているので、タイミングの変化
を速くするためにバッファ回路の第１及び第２の入力ノ
ード１８，１９をアドレス変化検出ディレイ信号ＡＴＤ
Ｄのようなトリガパルスでイコライズしているが、該ト
リガパルスでバッファ回路の入力をイコライズしている
期間中、バッファ回路を構成する第１及び第２の出力用
トランジスタ４，５のゲート電極に第１の電源ノード２
０と第２の電源ノード２１との中間の電位が印加され、
これによりバッファ回路を構成する第１及び第２の出力
用トランジスタ４，５は両者とも導通状態となり、該２
つのトランジスタを貫通して電源配線やＧＮＤ配線に大
きな貫通電流Ｉが流れるなど、半導体集積回路の低消費
電力化に対して大きな問題点があった。
【００１４】この発明は上記のような問題点を解消する
ためになされたもので、バッファ回路の第１及び第２の
入力ノードをイコライズして、バッファ回路のタイミン
グ変化を速くし、しかも、イコライズ期間中にバッファ
回路を構成するトランジスタを貫通する電流をなくし
た、低消費電力で、かつ、アクセスタイムが高速のバッ
ファ回路を得ることを目的とする。
ためになされたもので、バッファ回路の第１及び第２の
入力ノードをイコライズして、バッファ回路のタイミン
グ変化を速くし、しかも、イコライズ期間中にバッファ
回路を構成するトランジスタを貫通する電流をなくし
た、低消費電力で、かつ、アクセスタイムが高速のバッ
ファ回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体集
積回路は、第１の電源ノードと出力ノードとの間に接続
されその制御電極が第１の入力ノードに接続される第１
の出力用トランジスタと、前記出力ノードと第２の電源
ノードとの間に接続されその制御電極が第２の入力ノー
ドに接続される第２の出力用トランジスタと、前記第１
及び第２の入力ノード間に接続され第１の制御信号を受
けて該第１の制御信号に基づいて前記第１及び第２の入
力ノード間を導通または非導通状態となすイコライズ手
段と、前記第１及び第２の出力用トランジスタの間に接
続される前記第１及び第２の出力用トランジスタに対し
て直列に接続され、前記第１の制御信号に同期した第２
の制御信号を受け前記イコライズ手段が導通状態となす
時に該第２の制御新語に基づいて前記第１及び第２の電
源ノード間を非導通状態となすスイッチング手段とを備
えたバッファ回路を有するものである。
積回路は、第１の電源ノードと出力ノードとの間に接続
されその制御電極が第１の入力ノードに接続される第１
の出力用トランジスタと、前記出力ノードと第２の電源
ノードとの間に接続されその制御電極が第２の入力ノー
ドに接続される第２の出力用トランジスタと、前記第１
及び第２の入力ノード間に接続され第１の制御信号を受
けて該第１の制御信号に基づいて前記第１及び第２の入
力ノード間を導通または非導通状態となすイコライズ手
段と、前記第１及び第２の出力用トランジスタの間に接
続される前記第１及び第２の出力用トランジスタに対し
て直列に接続され、前記第１の制御信号に同期した第２
の制御信号を受け前記イコライズ手段が導通状態となす
時に該第２の制御新語に基づいて前記第１及び第２の電
源ノード間を非導通状態となすスイッチング手段とを備
えたバッファ回路を有するものである。
【００１６】
【作用】この発明における半導体集積回路は、イコライ
ズ手段を制御する第１の制御信号と同期した第２の制御
信号により制御されるスイッチング手段によりバッファ
回路を構成するトランジスタの貫通電流の流れる経路を
遮断するようにしたので、半導体集積回路のアクセスタ
イムを速くすることができるとともに、貫通電流を低減
することができる。
ズ手段を制御する第１の制御信号と同期した第２の制御
信号により制御されるスイッチング手段によりバッファ
回路を構成するトランジスタの貫通電流の流れる経路を
遮断するようにしたので、半導体集積回路のアクセスタ
イムを速くすることができるとともに、貫通電流を低減
することができる。
【００１７】
実施例１．以下、この発明の実施例１を図について説明
する。図１はこの発明の実施例１による半導体集積回路
の出力バッファ回路の構造を示すブロック図であり、図
において、図６と同一符号は同一または相当部分を示
す。図において、１１は遅延回路１０より出力される第
１の制御信号であるアドレス変化検出ディレイ信号ＡＴ
ＤＤを入力とし、この第１の制御信号に同期した第２の
制御信号である上記ＡＴＤＤの反転信号／ＡＴＤＤを出
力するインバータからなる信号反転手段、１２は第１及
び第２の出力用トランジスタ４，５に対して直列に接続
されたスイッチング用トランジスタで、この実施例１に
おいては第１の出力用トランジスタ４のソースと第２の
出力用トランジスタ５のドレインに接続されたＮＭＯＳ
トランジスタであり、その動作はゲート電極に入力され
る／アドレス変化検出ディレイ信号（／ＡＴＤＤ）で制
御され、イコライズ手段であるイコライズ用トランジス
タ３が第１及び第２の入力ノード１８，１９を導通状態
となす時に第１及び第２の電源ノード（電源電位）２
０，２１間を非導通状態となし、イコライズ用トランジ
スタ３が第１及び第２の入力ノード１８，１９を非導通
状態となす時に第１及び第２の電源ノード２０，２１を
導通状態となす。また、該スイッチング用トランジスタ
１２のドレインはデータ出力端子（出力ノード）６と接
続されており、該スイッチング用トランジスタ１２が導
通状態の時のみ、データ出力端子６と第２の電源ノード
２１（ＧＮＤ）が導通する可能性があり、それ以外の場
合はデータ出力端子６と第２の電源ノード２１（ＧＮ
Ｄ）間は遮断されている。
する。図１はこの発明の実施例１による半導体集積回路
の出力バッファ回路の構造を示すブロック図であり、図
において、図６と同一符号は同一または相当部分を示
す。図において、１１は遅延回路１０より出力される第
１の制御信号であるアドレス変化検出ディレイ信号ＡＴ
ＤＤを入力とし、この第１の制御信号に同期した第２の
制御信号である上記ＡＴＤＤの反転信号／ＡＴＤＤを出
力するインバータからなる信号反転手段、１２は第１及
び第２の出力用トランジスタ４，５に対して直列に接続
されたスイッチング用トランジスタで、この実施例１に
おいては第１の出力用トランジスタ４のソースと第２の
出力用トランジスタ５のドレインに接続されたＮＭＯＳ
トランジスタであり、その動作はゲート電極に入力され
る／アドレス変化検出ディレイ信号（／ＡＴＤＤ）で制
御され、イコライズ手段であるイコライズ用トランジス
タ３が第１及び第２の入力ノード１８，１９を導通状態
となす時に第１及び第２の電源ノード（電源電位）２
０，２１間を非導通状態となし、イコライズ用トランジ
スタ３が第１及び第２の入力ノード１８，１９を非導通
状態となす時に第１及び第２の電源ノード２０，２１を
導通状態となす。また、該スイッチング用トランジスタ
１２のドレインはデータ出力端子（出力ノード）６と接
続されており、該スイッチング用トランジスタ１２が導
通状態の時のみ、データ出力端子６と第２の電源ノード
２１（ＧＮＤ）が導通する可能性があり、それ以外の場
合はデータ出力端子６と第２の電源ノード２１（ＧＮ
Ｄ）間は遮断されている。
【００１８】次に動作について説明する。図２はこの発
明の実施例１による半導体集積回路の出力バッファ回路
の動作を示すタイミング図であり、図中、図１と同符号
は同一又は相当する部分を示す。まず、出力制御回路８
からの出力が“Ｈ”の状態、つまりセンスアンプ７から
の出力をデータ出力端子６に伝達しない状態について説
明する。この状態では、従来例と同様に、第１及び第２
の入力ノード１８，１９はともに“Ｌ”であるため、第
１及び第２の出力用トランジスタ４，５ともに非導通状
態であり、データ出力端子６はハイインピーダンス状態
になり、出力データ信号Ｄ２は出力されない。
明の実施例１による半導体集積回路の出力バッファ回路
の動作を示すタイミング図であり、図中、図１と同符号
は同一又は相当する部分を示す。まず、出力制御回路８
からの出力が“Ｈ”の状態、つまりセンスアンプ７から
の出力をデータ出力端子６に伝達しない状態について説
明する。この状態では、従来例と同様に、第１及び第２
の入力ノード１８，１９はともに“Ｌ”であるため、第
１及び第２の出力用トランジスタ４，５ともに非導通状
態であり、データ出力端子６はハイインピーダンス状態
になり、出力データ信号Ｄ２は出力されない。
【００１９】次に、出力制御回路８からの出力が“Ｌ”
の状態、つまりセンスアンプ７に検知，増幅されたメモ
リセルからのデータをデータ出力端子６に出力する状態
について説明する。この状態で、半導体記憶装置に入力
されるアドレス信号ａが変化した時、この変化はアドレ
ス変化検出回路９により検知され、発生したアドレス変
化検出信号ＡＴＤが遅延回路１０により遅延され、該遅
延回路１０より出力された第１の制御信号となるアドレ
ス変化検出ディレイ信号ＡＴＤＤがイコライズ用トラン
ジスタ３のゲート電極に入力されることにより、第１及
び第２の論理回路１，２の出力、つまり出力バッファ回
路の第１及び第２の入力ノードがイコライズされ、
“Ｈ”でも“Ｌ”でもない中間の電位になる。この状態
は、図２に示すｔ1 からｔ2 までの部分にて示されてい
る。この状態の時、スイッチング用トランジスタ１２の
ゲート電極には第２の制御信号であるアドレス変化検出
ディレイ信号ＡＴＤＤの反転信号／ＡＴＤＤが入力され
てスイッチング用トランジスタ１２は非導通状態となっ
ていることにより、データ出力端子６より出力されて出
力データ信号Ｄ２を“Ｈ”に駆動するための第１の出力
用トランジスタ４と“Ｌ”に駆動するための第２の出力
用トランジスタ５とを結ぶ第１の電源ノード２０から第
２の電源ノード２１への経路を遮断しており、第１及び
第２の出力用トランジスタ４，５を介して第１の電源ノ
ード２０から第２の電源ノード２１への電流の貫通がな
くなり、電源配線やＧＮＤ配線に貫通電流Ｉが流れるこ
とはない。
の状態、つまりセンスアンプ７に検知，増幅されたメモ
リセルからのデータをデータ出力端子６に出力する状態
について説明する。この状態で、半導体記憶装置に入力
されるアドレス信号ａが変化した時、この変化はアドレ
ス変化検出回路９により検知され、発生したアドレス変
化検出信号ＡＴＤが遅延回路１０により遅延され、該遅
延回路１０より出力された第１の制御信号となるアドレ
ス変化検出ディレイ信号ＡＴＤＤがイコライズ用トラン
ジスタ３のゲート電極に入力されることにより、第１及
び第２の論理回路１，２の出力、つまり出力バッファ回
路の第１及び第２の入力ノードがイコライズされ、
“Ｈ”でも“Ｌ”でもない中間の電位になる。この状態
は、図２に示すｔ1 からｔ2 までの部分にて示されてい
る。この状態の時、スイッチング用トランジスタ１２の
ゲート電極には第２の制御信号であるアドレス変化検出
ディレイ信号ＡＴＤＤの反転信号／ＡＴＤＤが入力され
てスイッチング用トランジスタ１２は非導通状態となっ
ていることにより、データ出力端子６より出力されて出
力データ信号Ｄ２を“Ｈ”に駆動するための第１の出力
用トランジスタ４と“Ｌ”に駆動するための第２の出力
用トランジスタ５とを結ぶ第１の電源ノード２０から第
２の電源ノード２１への経路を遮断しており、第１及び
第２の出力用トランジスタ４，５を介して第１の電源ノ
ード２０から第２の電源ノード２１への電流の貫通がな
くなり、電源配線やＧＮＤ配線に貫通電流Ｉが流れるこ
とはない。
【００２０】次に、図２に示すt の時点になると、アド
レス変化検出ディレイ信号ＡＴＤＤが“Ｌ”となり、第
１及び第２の論理回路１，２の出力をイコライズするこ
とはなくなり、しかもアドレス変化検出ディレイ信号Ａ
ＴＤＤの反転信号／ＡＴＤＤが“Ｈ”となり、スイッチ
ング用トランジスタ１２が導通状態となるので、センス
アンプ７の出力が“Ｌ”から“Ｈ”（あるいは“Ｈ”か
ら“Ｌ”）に変化するのに応じて、出力データ信号Ｄ２
は、中間レベルから“Ｌ”（あるいは中間レベルから
“Ｈ”）に変化する。
レス変化検出ディレイ信号ＡＴＤＤが“Ｌ”となり、第
１及び第２の論理回路１，２の出力をイコライズするこ
とはなくなり、しかもアドレス変化検出ディレイ信号Ａ
ＴＤＤの反転信号／ＡＴＤＤが“Ｈ”となり、スイッチ
ング用トランジスタ１２が導通状態となるので、センス
アンプ７の出力が“Ｌ”から“Ｈ”（あるいは“Ｈ”か
ら“Ｌ”）に変化するのに応じて、出力データ信号Ｄ２
は、中間レベルから“Ｌ”（あるいは中間レベルから
“Ｈ”）に変化する。
【００２１】以上のように本実施例１では、データ出力
端子６を駆動するバッファ回路の第１及び第２の入力ノ
ード１８，１９がイコライズされて中間の電位になって
いる期間中、該バッファ回路を構成する電源側トランジ
スタである第１の出力用トランジスタ４とＧＮＤ側トラ
ンジスタである第２の出力用トランジスタ５との間を、
スイッチング用トランジスタ１２を非導通状態とするこ
とにより第１の電源ノード２０と第２の電源ノード２１
との経路を遮断している。その結果、アクセスタイムを
高速化したまま、バッファ回路を構成する第１及び第２
の出力用トランジスタ４，５が軽く導通状態となっても
第１の電源ノード２０から第１及び第２の出力用トラン
ジスタ４，５を介して第２の電源ノード２１へ至る経路
が遮断されて電源配線やＧＮＤ配線に流れる貫通電流Ｉ
をなくすことができる。
端子６を駆動するバッファ回路の第１及び第２の入力ノ
ード１８，１９がイコライズされて中間の電位になって
いる期間中、該バッファ回路を構成する電源側トランジ
スタである第１の出力用トランジスタ４とＧＮＤ側トラ
ンジスタである第２の出力用トランジスタ５との間を、
スイッチング用トランジスタ１２を非導通状態とするこ
とにより第１の電源ノード２０と第２の電源ノード２１
との経路を遮断している。その結果、アクセスタイムを
高速化したまま、バッファ回路を構成する第１及び第２
の出力用トランジスタ４，５が軽く導通状態となっても
第１の電源ノード２０から第１及び第２の出力用トラン
ジスタ４，５を介して第２の電源ノード２１へ至る経路
が遮断されて電源配線やＧＮＤ配線に流れる貫通電流Ｉ
をなくすことができる。
【００２２】実施例２．上記実施例１では、データ出力
端子６を駆動するトランジスタとして、第１及び第２の
出力用トランジスタ４，５の両者ともにＮＭＯＳトラン
ジスタを用いたものを示したが、第１の出力用トランジ
スタにＰＭＯＳトランジスタを用いてもよく、その一例
を図３に示す。
端子６を駆動するトランジスタとして、第１及び第２の
出力用トランジスタ４，５の両者ともにＮＭＯＳトラン
ジスタを用いたものを示したが、第１の出力用トランジ
スタにＰＭＯＳトランジスタを用いてもよく、その一例
を図３に示す。
【００２３】図３はこの発明の実施例２による半導体集
積回路のバッファ回路の構造を示すブロック図であり、
図において、図１と同一符号は同一または相当部分を示
す。図において、１３はセンスアンプ７及び出力制御回
路８の出力を入力とするＮＡＮＤ回路からなる第１の論
理回路、１４はセンスアンプ７の出力及び出力制御回路
８の出力の反転信号を入力とするＮＯＲ回路からなる第
２の論理回路、１５は第１の論理回路１３からの出力が
ゲート電極に入力されるＰＭＯＳトランジスタからなる
第１の出力用トランジスタ、１６はゲート電極に第２の
制御信号である第１の制御信号と同じアドレス変化検出
ディレイ信号ＡＴＤＤが入力されるＰＭＯＳトランジス
タからなるスイッチング用トランジスタである。
積回路のバッファ回路の構造を示すブロック図であり、
図において、図１と同一符号は同一または相当部分を示
す。図において、１３はセンスアンプ７及び出力制御回
路８の出力を入力とするＮＡＮＤ回路からなる第１の論
理回路、１４はセンスアンプ７の出力及び出力制御回路
８の出力の反転信号を入力とするＮＯＲ回路からなる第
２の論理回路、１５は第１の論理回路１３からの出力が
ゲート電極に入力されるＰＭＯＳトランジスタからなる
第１の出力用トランジスタ、１６はゲート電極に第２の
制御信号である第１の制御信号と同じアドレス変化検出
ディレイ信号ＡＴＤＤが入力されるＰＭＯＳトランジス
タからなるスイッチング用トランジスタである。
【００２４】ＰＭＯＳトランジスタにて構成される第１
の出力用トランジスタ１５及びスイッチング用トランジ
スタ１６は上記実施例１で示したＮＭＯＳトランジスタ
にて構成される第１の出力用トランジスタ４及びスイッ
チング用トランジスタ１２にそれぞれ対応するものであ
り、その動作も上記実施例１と同様にバッファ回路の第
１及び第２の入力ノード１８，１９を第１の制御信号で
あるアドレス変化検出ディレイ信号ＡＴＤＤによりイコ
ライズ用トランジスタ３を駆動させてイコライズしてい
る期間中、同時に第２の制御信号となるアドレス変化検
出ディレイ信号ＡＴＤＤによりバッファ回路を構成する
第１及び第２の出力用トランジスタ５，１５を貫通して
流れる電流の経路をスイッチング用トランジスタ１６を
非導通状態とさせて遮断することにより、バッファ回路
を構成する第１の出力用トランジスタ１５と第２の出力
用トランジスタ５に流れる第１の電源ノード２０から第
２の電源ノード２１への貫通電流Ｉを失くしている。
の出力用トランジスタ１５及びスイッチング用トランジ
スタ１６は上記実施例１で示したＮＭＯＳトランジスタ
にて構成される第１の出力用トランジスタ４及びスイッ
チング用トランジスタ１２にそれぞれ対応するものであ
り、その動作も上記実施例１と同様にバッファ回路の第
１及び第２の入力ノード１８，１９を第１の制御信号で
あるアドレス変化検出ディレイ信号ＡＴＤＤによりイコ
ライズ用トランジスタ３を駆動させてイコライズしてい
る期間中、同時に第２の制御信号となるアドレス変化検
出ディレイ信号ＡＴＤＤによりバッファ回路を構成する
第１及び第２の出力用トランジスタ５，１５を貫通して
流れる電流の経路をスイッチング用トランジスタ１６を
非導通状態とさせて遮断することにより、バッファ回路
を構成する第１の出力用トランジスタ１５と第２の出力
用トランジスタ５に流れる第１の電源ノード２０から第
２の電源ノード２１への貫通電流Ｉを失くしている。
【００２５】実施例３．なお上記実施例１及び２では、
それぞれデータ出力端子６を“Ｈ”に駆動する第１の出
力用トランジスタとしてＮＭＯＳトランジスタ，ＰＭＯ
Ｓトランジスタを用いたが、バイポーラトランジスタを
使用してもよく、その一例を図４，図５に示す。
それぞれデータ出力端子６を“Ｈ”に駆動する第１の出
力用トランジスタとしてＮＭＯＳトランジスタ，ＰＭＯ
Ｓトランジスタを用いたが、バイポーラトランジスタを
使用してもよく、その一例を図４，図５に示す。
【００２６】図４はこの発明の実施例３による半導体集
積回路のバッファ回路の構造を示すブロック図であり、
図において図１及び図３と同一符号は同一または相当部
分を示す。図において、１７はデータ出力端子６を
“Ｈ”に駆動するＮＰＮバイポーラトランジスタからな
る第１の出力用トランジスタである。なお、第２の出力
用トランジスタ５のゲート電極に入力するデータ／Ｄ
は、第２の論理回路から出力された信号であり、第１の
出力用トランジスタ１７のゲートに入力する第１の論理
回路から出力された信号であるデータＤの反転データで
ある。ここでは、データ出力端子６を“Ｈ”に駆動する
第１の出力用トランジスタ１７としてＮＰＮバイポーラ
トランジスタを、バッファ回路に流れる貫通電流の経路
を遮断するスイッチングトランジスタ１６であるトラン
ジスタとして、第２の制御信号である第１の制御信号と
同じアドレス変化検出ディレイ信号ＡＴＤＤで制御され
るＰＭＯＳトランジスタを使用している。
積回路のバッファ回路の構造を示すブロック図であり、
図において図１及び図３と同一符号は同一または相当部
分を示す。図において、１７はデータ出力端子６を
“Ｈ”に駆動するＮＰＮバイポーラトランジスタからな
る第１の出力用トランジスタである。なお、第２の出力
用トランジスタ５のゲート電極に入力するデータ／Ｄ
は、第２の論理回路から出力された信号であり、第１の
出力用トランジスタ１７のゲートに入力する第１の論理
回路から出力された信号であるデータＤの反転データで
ある。ここでは、データ出力端子６を“Ｈ”に駆動する
第１の出力用トランジスタ１７としてＮＰＮバイポーラ
トランジスタを、バッファ回路に流れる貫通電流の経路
を遮断するスイッチングトランジスタ１６であるトラン
ジスタとして、第２の制御信号である第１の制御信号と
同じアドレス変化検出ディレイ信号ＡＴＤＤで制御され
るＰＭＯＳトランジスタを使用している。
【００２７】実施例４．図５はこの発明の実施例４によ
る半導体集積回路のバッファ回路の構造を示すブロック
図であり、図３及び図４と同一符号は同一または相当部
分を示す。なお、第２の出力用トランジスタ５のゲート
電極に入力するデータ／Ｄは、第２の論理回路から出力
された信号であり、第１の出力用トランジスタ１７のゲ
ートに入力する第１の論理回路から出力された信号であ
るデータＤの反転データである。ここでは、データ出力
端子６を“Ｈ”に駆動する第１のトランジスタ１７とし
てＮＰＮバイポーラトランジスタを、バッファ回路に流
れる貫通電流Ｉの経路を遮断するスイッチング用トラン
ジスタ１２としてアドレス変化検出ディレイ信号ＡＴＤ
Ｄの反転パルスである／ＡＴＤＤで制御されるＮＭＯＳ
トランジスタを使用している。
る半導体集積回路のバッファ回路の構造を示すブロック
図であり、図３及び図４と同一符号は同一または相当部
分を示す。なお、第２の出力用トランジスタ５のゲート
電極に入力するデータ／Ｄは、第２の論理回路から出力
された信号であり、第１の出力用トランジスタ１７のゲ
ートに入力する第１の論理回路から出力された信号であ
るデータＤの反転データである。ここでは、データ出力
端子６を“Ｈ”に駆動する第１のトランジスタ１７とし
てＮＰＮバイポーラトランジスタを、バッファ回路に流
れる貫通電流Ｉの経路を遮断するスイッチング用トラン
ジスタ１２としてアドレス変化検出ディレイ信号ＡＴＤ
Ｄの反転パルスである／ＡＴＤＤで制御されるＮＭＯＳ
トランジスタを使用している。
【００２８】以上、実施例２〜４においても、バッファ
回路の第１及び第２の入力ノード１８，１９がイコライ
ズ手段３によってイコライズされて中間の電位になって
いる期間中、該バッファ回路の第１の出力用トランジス
タと第２の出力用トランジスタとの間を、それらの間に
設けたスイッチ手段により遮断することにより、実施例
１と同様に半導体集積回路のアクセスタイムを高速化し
たまま、貫通電流Ｉも防ぐことができる。
回路の第１及び第２の入力ノード１８，１９がイコライ
ズ手段３によってイコライズされて中間の電位になって
いる期間中、該バッファ回路の第１の出力用トランジス
タと第２の出力用トランジスタとの間を、それらの間に
設けたスイッチ手段により遮断することにより、実施例
１と同様に半導体集積回路のアクセスタイムを高速化し
たまま、貫通電流Ｉも防ぐことができる。
【００２９】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、バッファ回路を構成するトランジスタ
の貫通電流が流れる経路を一時的に遮断するためのスイ
ッチング手段を、バッファ回路を構成する第１出力用ト
ランジスタと第２の出力用トランジスタと直列に第１の
電源ノードと第２の電源ノードとの間に設け、そのスイ
ッチング手段の制御を、第１及び第２の入力ノードをイ
コライズするためのイコライズ手段に与える第１の制御
信号と同期した第２の制御信号で行ったので、半導体集
積回路のアクセスタイムを速くすると同時に、貫通電流
を防いで消費電力を小さくできるという効果がある。
積回路によれば、バッファ回路を構成するトランジスタ
の貫通電流が流れる経路を一時的に遮断するためのスイ
ッチング手段を、バッファ回路を構成する第１出力用ト
ランジスタと第２の出力用トランジスタと直列に第１の
電源ノードと第２の電源ノードとの間に設け、そのスイ
ッチング手段の制御を、第１及び第２の入力ノードをイ
コライズするためのイコライズ手段に与える第１の制御
信号と同期した第２の制御信号で行ったので、半導体集
積回路のアクセスタイムを速くすると同時に、貫通電流
を防いで消費電力を小さくできるという効果がある。
【図１】この発明の実施例１による半導体集積回路にお
ける出力バッファ回路の構成を示すブロック図である。
ける出力バッファ回路の構成を示すブロック図である。
【図２】この発明の実施例１による半導体集積回路にお
ける出力バッファ回路の動作を示すタイミング図であ
る。
ける出力バッファ回路の動作を示すタイミング図であ
る。
【図３】この発明の実施例２による半導体集積回路にお
ける出力バッファ回路の構成を示すブロック図である。
ける出力バッファ回路の構成を示すブロック図である。
【図４】この発明の実施例３による半導体集積回路にお
ける出力バッファ回路の構造を示すブロック図である。
ける出力バッファ回路の構造を示すブロック図である。
【図５】この発明の実施例４による半導体集積回路にお
ける出力バッファ回路の構成を示すブロック図である。
ける出力バッファ回路の構成を示すブロック図である。
【図６】従来の半導体集積回路における出力バッファ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図７】従来の半導体集積回路における出力バッファ回
路の動作を示すタイミング図である。
路の動作を示すタイミング図である。
【符号の説明】 １ 第１の論理回路 ２ 第２の論理回路 ３ イコライズ用トランジスタ ４ 第１の出力用トランジスタ ５ 第２の出力用トランジスタ ６ データ出力端子 ７ センスアンプ ８ 出力制御回路 ９ アドレス変化検出回路 １０ 遅延回路 １１ 信号反転手段 １２ スイッチング用トランジスタ １３ 第１の論理回路 １４ 第２の論理回路 １５ 第１の出力用トランジスタ １６ スイッチング用トランジスタ １７ 第１の出力用トランジスタ １８ 第１の入力ノード １９ 第２の入力ノード ２０ 第１の電源ノード ２１ 第２の電源ノード ＡＴＤ アドレス変化検出信号 ＡＴＤＤ アドレス変化検出ディレイ信号（第１の
制御信号） ／ＡＴＤＤ アドレス変化検出ディレイ信号の反転信
号（第２の制御信号） Ｄ２ 出力データ信号 Ｉ 貫通電流
制御信号） ／ＡＴＤＤ アドレス変化検出ディレイ信号の反転信
号（第２の制御信号） Ｄ２ 出力データ信号 Ｉ 貫通電流
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】この発明は半導体集積回路におけ
るバッファ回路に係り、特に、スタティックＲＡＭの出
力バッファ回路などに用いられるバッファ回路におい
て、低消費電力でかつ高速アクセスを可能にした半導体
集積回路に関するものである。
るバッファ回路に係り、特に、スタティックＲＡＭの出
力バッファ回路などに用いられるバッファ回路におい
て、低消費電力でかつ高速アクセスを可能にした半導体
集積回路に関するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】３は制御電極であるゲート電極に遅延回路
１０の出力を、一対のソース／ドレイン電極に第１，第
２の論理回路１，２の出力（該バッファ回路における第
１及び第２の入力ノード１８，１９）を接続して、該第
１及び第２の入力ノード１８，１９の電位をイコライズ
するＮＭＯＳトランジスタからなるイコライズ用トラン
ジスタ、４は第１の論理回路１からの出力が制御電極で
あるゲート電極に入力され、第１の電源ノード２０とデ
ータ出力端子６との間に接続されたＮＭＯＳトランジス
タからなる第１の出力用トランジスタ、５は第２の論理
回路２からの入力が制御電極であるゲート電極に入力さ
れ、データ出力端子６と第２の電源ノード２１との間に
接続されたＮＭＯＳトランジスタからなる第２の出力用
トランジスタで、該第２の出力用トランジスタ５と上記
イコライズ用トランジスタ３と第１の出力用トランジス
タ４とで出力バッファ回路を構成しており、第１及び第
２の出力用トランジスタ４，５のオン・オフ状態によ
り、データ出力端子６に出力データ信号Ｄ２を出力する
とともに、該データ出力端子６をハイインピーダンス状
態にする。
１０の出力を、一対のソース／ドレイン電極に第１，第
２の論理回路１，２の出力（該バッファ回路における第
１及び第２の入力ノード１８，１９）を接続して、該第
１及び第２の入力ノード１８，１９の電位をイコライズ
するＮＭＯＳトランジスタからなるイコライズ用トラン
ジスタ、４は第１の論理回路１からの出力が制御電極で
あるゲート電極に入力され、第１の電源ノード２０とデ
ータ出力端子６との間に接続されたＮＭＯＳトランジス
タからなる第１の出力用トランジスタ、５は第２の論理
回路２からの入力が制御電極であるゲート電極に入力さ
れ、データ出力端子６と第２の電源ノード２１との間に
接続されたＮＭＯＳトランジスタからなる第２の出力用
トランジスタで、該第２の出力用トランジスタ５と上記
イコライズ用トランジスタ３と第１の出力用トランジス
タ４とで出力バッファ回路を構成しており、第１及び第
２の出力用トランジスタ４，５のオン・オフ状態によ
り、データ出力端子６に出力データ信号Ｄ２を出力する
とともに、該データ出力端子６をハイインピーダンス状
態にする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【課題を解決するための手段】この発明に係る半導体集
積回路は、第１の電源ノードと出力ノードとの間に接続
されその制御電極が第１の入力ノードに接続される第１
の出力用トランジスタと、前記出力ノードと第２の電源
ノードとの間に接続されその制御電極が第２の入力ノー
ドに接続される第２の出力用トランジスタと、前記第１
及び第２の入力ノード間に接続され第１の制御信号を受
けて該第１の制御信号に基づいて前記第１及び第２の入
力ノード間を導通または非導通状態となすイコライズ手
段と、前記第１及び第２の出力用トランジスタの間に接
続される前記第１及び第２の出力用トランジスタに対し
て直列に接続され、前記第１の制御信号に同期した第２
の制御信号を受け前記イコライズ手段が導通状態となす
時に該第２の制御信号に基づいて前記第１及び第２の電
源ノード間を非導通状態となすスイッチング手段とを備
えたバッファ回路を有するものである。
積回路は、第１の電源ノードと出力ノードとの間に接続
されその制御電極が第１の入力ノードに接続される第１
の出力用トランジスタと、前記出力ノードと第２の電源
ノードとの間に接続されその制御電極が第２の入力ノー
ドに接続される第２の出力用トランジスタと、前記第１
及び第２の入力ノード間に接続され第１の制御信号を受
けて該第１の制御信号に基づいて前記第１及び第２の入
力ノード間を導通または非導通状態となすイコライズ手
段と、前記第１及び第２の出力用トランジスタの間に接
続される前記第１及び第２の出力用トランジスタに対し
て直列に接続され、前記第１の制御信号に同期した第２
の制御信号を受け前記イコライズ手段が導通状態となす
時に該第２の制御信号に基づいて前記第１及び第２の電
源ノード間を非導通状態となすスイッチング手段とを備
えたバッファ回路を有するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】次に、図２に示すｔ2 の時点になると、ア
ドレス変化検出ディレイ信号ＡＴＤＤが“Ｌ”となり、
第１及び第２の論理回路１，２の出力をイコライズする
ことはなくなり、しかもアドレス変化検出ディレイ信号
ＡＴＤＤの反転信号／ＡＴＤＤが“Ｈ”となり、スイッ
チング用トランジスタ１２が導通状態となるので、セン
スアンプ７の出力が“Ｌ”から“Ｈ”（あるいは“Ｈ”
から“Ｌ”）に変化するのに応じて、出力データ信号Ｄ
２は、中間レベルから“Ｌ”（あるいは中間レベルから
“Ｈ”）に変化する。
ドレス変化検出ディレイ信号ＡＴＤＤが“Ｌ”となり、
第１及び第２の論理回路１，２の出力をイコライズする
ことはなくなり、しかもアドレス変化検出ディレイ信号
ＡＴＤＤの反転信号／ＡＴＤＤが“Ｈ”となり、スイッ
チング用トランジスタ１２が導通状態となるので、セン
スアンプ７の出力が“Ｌ”から“Ｈ”（あるいは“Ｈ”
から“Ｌ”）に変化するのに応じて、出力データ信号Ｄ
２は、中間レベルから“Ｌ”（あるいは中間レベルから
“Ｈ”）に変化する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】以上のように本実施例１では、データ出力
端子６を駆動するバッファ回路の第１及び第２の入力ノ
ード１８，１９がイコライズされて中間の電位になって
いる期間中、該バッファ回路を構成する電源側トランジ
スタである第１の出力用トランジスタ４とＧＮＤ側トラ
ンジスタである第２の出力用トランジスタ５との間を、
スイッチング用トランジスタ１２を非導通状態とするこ
とにより第１の電源ノード２０と第２の電源ノード２１
との経路を遮断している。その結果、バッファ回路の第
１及び第２の入力ノード１８，１９がイコライズされて
中間電位になって、バッファ回路を構成する第１及び第
２の出力用トランジスタ４，５が導通状態となっても第
１の電源ノード２０から第１及び第２の出力用トランジ
スタ４，５を介して第２の電源ノード２１へ至る経路が
遮断されて電源配線やＧＮＤ配線に流れる貫通電流Ｉを
なくすことができるので、低消費電力でかつ高速アクセ
スが可能になる。
端子６を駆動するバッファ回路の第１及び第２の入力ノ
ード１８，１９がイコライズされて中間の電位になって
いる期間中、該バッファ回路を構成する電源側トランジ
スタである第１の出力用トランジスタ４とＧＮＤ側トラ
ンジスタである第２の出力用トランジスタ５との間を、
スイッチング用トランジスタ１２を非導通状態とするこ
とにより第１の電源ノード２０と第２の電源ノード２１
との経路を遮断している。その結果、バッファ回路の第
１及び第２の入力ノード１８，１９がイコライズされて
中間電位になって、バッファ回路を構成する第１及び第
２の出力用トランジスタ４，５が導通状態となっても第
１の電源ノード２０から第１及び第２の出力用トランジ
スタ４，５を介して第２の電源ノード２１へ至る経路が
遮断されて電源配線やＧＮＤ配線に流れる貫通電流Ｉを
なくすことができるので、低消費電力でかつ高速アクセ
スが可能になる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、バッファ回路を構成するトランジスタ
の貫通電流が流れる経路を一時的に遮断するためのスイ
ッチング手段を、バッファ回路を構成する第１の出力用
トランジスタと第２の出力用トランジスタと直列に第１
の電源ノードと第２の電源ノードとの間に設け、そのス
イッチング手段の制御を、第１及び第２の入力ノードを
イコライズするためのイコライズ手段に与える第１の制
御信号と同期した第２の制御信号で行ったので、半導体
集積回路のアクセスタイムを速くすると同時に、貫通電
流を防いで消費電力を小さくできるという効果がある。
積回路によれば、バッファ回路を構成するトランジスタ
の貫通電流が流れる経路を一時的に遮断するためのスイ
ッチング手段を、バッファ回路を構成する第１の出力用
トランジスタと第２の出力用トランジスタと直列に第１
の電源ノードと第２の電源ノードとの間に設け、そのス
イッチング手段の制御を、第１及び第２の入力ノードを
イコライズするためのイコライズ手段に与える第１の制
御信号と同期した第２の制御信号で行ったので、半導体
集積回路のアクセスタイムを速くすると同時に、貫通電
流を防いで消費電力を小さくできるという効果がある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｌ 9184−5Ｊ 19/0175 19/0948 7015−5Ｊ Ｈ０３Ｋ 19/094 Ｂ 9184−5Ｊ 17/56 Ｆ (72)発明者 岡本 泰之 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内
Claims (1)
- 【請求項１】 第１の電源ノードと出力ノードとの間に
接続され、その制御電極が第１の入力ノードに接続され
る第１の出力用トランジスタと、 前記出力ノードと第２の電源ノードとの間に接続され、
その制御電極が第２の入力ノードに接続される第２の出
力用トランジスタと、 前記第１及び第２の入力ノード間に接続され、第１の制
御信号を受けて該第１の制御信号に基づいて前記第１及
び第２の入力ノード間を導通または非導通状態となすイ
コライズ手段と、 前記第１及び第２の出力用トランジスタの間に接続され
る前記第１及び第２の出力用トランジスタに対して直列
に接続され、前記第１の制御信号に同期した第２の制御
信号を受け、前記イコライズ手段が導通状態となす時に
該第２の制御新語に基づいて前記第１及び第２の電源ノ
ード間を非導通状態となすスイッチング手段とを備えた
バッファ回路を有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360111A JPH05182469A (ja) | 1991-12-27 | 1991-12-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360111A JPH05182469A (ja) | 1991-12-27 | 1991-12-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182469A true JPH05182469A (ja) | 1993-07-23 |
Family
ID=18467953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360111A Pending JPH05182469A (ja) | 1991-12-27 | 1991-12-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212524A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-12-27 JP JP3360111A patent/JPH05182469A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212524A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9190425B2 (en) | 2002-12-25 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9640135B2 (en) | 2002-12-25 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| JP2017200217A (ja) * | 2002-12-25 | 2017-11-02 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| US9881582B2 (en) | 2002-12-25 | 2018-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10121448B2 (en) | 2002-12-25 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10373581B2 (en) | 2002-12-25 | 2019-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10867576B2 (en) | 2002-12-25 | 2020-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US11217200B2 (en) | 2002-12-25 | 2022-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20060015858A (ko) | 보상 회로를 구비한 레벨 쉬프터 및 디지털 회로 | |
| JPH05211430A (ja) | データ出力バッファ | |
| JPS61196498A (ja) | 半導体記憶装置 | |
| US6906968B2 (en) | Input buffer of semiconductor memory device | |
| EP0200501A2 (en) | Transition detector circuits | |
| US4621208A (en) | CMOS output buffer | |
| KR100344865B1 (ko) | 센스증폭기 | |
| KR100400710B1 (ko) | 버퍼회로 | |
| JPH05182469A (ja) | 半導体集積回路 | |
| JPH09180452A (ja) | メモリのアドレス遷移検出回路 | |
| US6147536A (en) | Delay circuit for delaying a high frequency signal and capable of adjusting an effective pulse width | |
| US4620298A (en) | High-speed output circuit | |
| KR0143578B1 (ko) | 멀티비트 집적회로의 출력 버퍼 동작 제어 회로 | |
| KR100479819B1 (ko) | 신호천이검출장치 | |
| KR930002591B1 (ko) | 어드레스 천이 검출회로(Address Transition Detector) | |
| KR100365425B1 (ko) | 정적 전류를 줄이고 고속 동작이 가능한 레퍼런스 신호 발생 회로 | |
| US6054878A (en) | Address transition detection summation circuit | |
| US5122681A (en) | Synchronous BiCMOS logic gate | |
| JPH04366493A (ja) | スタティックｒａｍ | |
| KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
| KR100228350B1 (ko) | 기준 전압을 이용한 센스 증폭장치 | |
| US5734271A (en) | Wideband power driver with separate setting delays of leading and trailing edges | |
| JP2864494B2 (ja) | 半導体集積回路 | |
| KR940005060Y1 (ko) | 펄스 발생기 | |
| KR100356796B1 (ko) | 반도체 소자의 출력버퍼회로 |