JPH05181739A - Memory access controller - Google Patents
Memory access controllerInfo
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- JPH05181739A JPH05181739A JP7530291A JP7530291A JPH05181739A JP H05181739 A JPH05181739 A JP H05181739A JP 7530291 A JP7530291 A JP 7530291A JP 7530291 A JP7530291 A JP 7530291A JP H05181739 A JPH05181739 A JP H05181739A
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- buffer
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- Pending
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、領域を分割したメモリ
を複数のCPUによってアクセスする際に用いられるメ
モリ・アクセス制御装置に関し、詳しくは、メモリ・ア
クセスに関与するソフトウェア・プログラム量を削減す
るように改善するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access control device used when a memory having divided areas is accessed by a plurality of CPUs. More specifically, the amount of software programs involved in the memory access is reduced. To improve.
【0002】[0002]
【従来の技術】複数のCPUを有するシステムにおい
て、これらのCPUが待ち時間なしで同一のRAM等の
メモリをアクセスする従来の方法の一つとして、図5,
6,7に示すような方法が挙げられ、これらの図を用い
て従来の技術を説明する。図5は、第1のCPU1と第
2のCPU2が一つのメモリMをアクセスする場合を表
わす図である。このメモリMは、第1のバッファ領域#
0、第2のバッファ領域#1、第3のバッファ領域#2
に分割され、第1のCPU1と第2のCPU2は、それ
ぞれの領域#0,#1,#2に重複しないようにアクセ
スする。このため、図6に示すようなコントロール・レ
ジスタCRを別途設け、第1のCPU1、第2のCPU
2の両方からこのレジスタCRにアクセスできるように
し、メモリMのバッファ領域を切り換えるように制御す
る。具体的には、コントロール・レジスタCRにおい
て、ステイタスS0はバッファ領域#0の状態を表わ
し、ステイタスS1はバッファ領域#1の状態を表わ
し、ステイタスS2はバッファ領域#2の状態を表わ
し、CPU1,CPU2はコントロール・レジスタCR
を参照してメモリMのバッファ領域を切り換える。例え
ば、CPU1がメモリMにアクセスする際、コントロー
ル・レジスタCRのステイタスSi(i=0,1,2)
を参照し、Si≠0の場合、バッファ#iを使用する。
そして、1アクセス毎にステイタスSi+1をチェック
し、ステイタスSi+1≠0の場合にステイタスSiを
“0”にライトし、バッファ#i+1を使用する。一
方、CPU2がメモリMにアクセスする際、ステイタス
Sj(j=0,1,2)を参照し、Sj=0の場合、バ
ッファ#jを使用する。そして、1アクセス毎にステイ
タスSj+1をチェックし、ステイタスSj+1=0の
場合にステイタスSjを“1”にライトし、バッファ#
i+1を使用する。但し、ステイタスが2個以上“1”
の場合は書き込みを行わない。また、図7はCPU2が
メモリMをアクセスする場合の状態遷移図である。この
ようにして、2台のCPU1,2が待ち時間なしにメモ
リMにアクセスすることができる。2. Description of the Related Art In a system having a plurality of CPUs, one of the conventional methods for these CPUs to access the same memory such as RAM without waiting time is shown in FIG.
6 and 7, the conventional technique will be described with reference to these drawings. FIG. 5 is a diagram showing a case where the first CPU 1 and the second CPU 2 access one memory M. This memory M has a first buffer area #
0, second buffer area # 1, third buffer area # 2
The first CPU 1 and the second CPU 2 access the areas # 0, # 1, # 2 so as not to overlap each other. Therefore, a control register CR as shown in FIG. 6 is separately provided, and the first CPU 1 and the second CPU 2 are provided.
This register CR can be accessed from both of the two, and the buffer area of the memory M is controlled to be switched. Specifically, in the control register CR, status S0 represents the status of buffer area # 0, status S1 represents the status of buffer area # 1, status S2 represents the status of buffer area # 2, and CPU1, CPU2 Is control register CR
To switch the buffer area of the memory M. For example, when the CPU 1 accesses the memory M, the status Si (i = 0, 1, 2) of the control register CR
And if Si ≠ 0, buffer #i is used.
Then, the status Si + 1 is checked for each access, and if the status Si + 1 ≠ 0, the status Si is written to “0” and the buffer # i + 1 is used. On the other hand, when the CPU 2 accesses the memory M, the status Sj (j = 0, 1, 2) is referred to, and when Sj = 0, the buffer #j is used. Then, the status Sj + 1 is checked for each access, and when the status Sj + 1 = 0, the status Sj is written to “1” and the buffer #
Use i + 1. However, the status is 2 or more "1"
In case of, writing is not performed. Further, FIG. 7 is a state transition diagram when the CPU 2 accesses the memory M. In this way, the two CPUs 1 and 2 can access the memory M without waiting time.
【0003】[0003]
【発明が解決しようとする課題】以上のように、第1の
CPU1,第2のCPU2は重複しないようにメモリ・
アクセスを行っているが、上記の機能を実現するには、
通常、ソフトウェア・プログラムを用いている。しかし
ながら、このようなソフトウェア・プログラムを使用す
るには、CPUのプログラム量が大きくなり、全体の処
理効率が悪くなるという問題があった。As described above, the first CPU 1 and the second CPU 2 have memory
I am accessing, but to realize the above function,
Usually, a software program is used. However, when such a software program is used, there is a problem that the program amount of the CPU becomes large and the overall processing efficiency becomes poor.
【0004】本発明は、このような問題を解決するもの
であり、メモリ領域の切り換えをハードウェアで制御で
きるようにし、プログラム量を削減することを目的とす
る。The present invention solves such a problem, and an object of the present invention is to enable switching of memory areas to be controlled by hardware and to reduce the amount of programming.
【0005】[0005]
【課題を解決するための手段】以上の課題を解決した本
発明は、複数の領域に分割されたメモリのそれぞれの領
域を重複しないように2台のCPUのメモリ・アクセス
を制御するメモリ・アクセス制御装置において、一方の
CPUがアクセスを開始する際、予め定めたシーケンス
に従って前回ステイトを変更し今回ステイトに移行する
とともに今回ステイトに対応したフラグ信号を出力する
アドレス・コントローラと、前記フラグ信号に対応して
前記メモリに与えるアドレス信号をモディファイするア
ドレス・モディファイとを備えたことを特徴とするメモ
リ・アクセス制御装置である。According to the present invention, which has solved the above-mentioned problems, a memory access for controlling the memory access of two CPUs so that the respective areas of a memory divided into a plurality of areas do not overlap. In the control device, when one of the CPUs starts to access, the address controller that changes the previous state and shifts to the current state according to a predetermined sequence and outputs the flag signal corresponding to the current state; And an address modify for modifying an address signal to be supplied to the memory.
【0006】[0006]
【作用】本発明のメモリ・アクセス制御装置は、一方の
CPUがメモリ・アクセスする際、アドレス・コントロ
ーラは前回ステイトを変更して今回ステイトに移行する
とともに、今回ステイトに対応するフラグ信号を生成
し、アドレス・モディファイはこのフラグ信に従ってC
PUが送出したアドレスをモディファイしてメモリに与
えてメモリ・アクセスを制御する。According to the memory access control device of the present invention, when one CPU accesses the memory, the address controller changes the previous state and shifts to the present state, and at the same time generates a flag signal corresponding to the present state. , The address modify is C according to this flag.
The address sent by the PU is modified and given to the memory to control memory access.
【0007】[0007]
【実施例】次に、本発明を実施したメモリ・アクセス制
御装置について図面を用いて説明する。図1は本発明の
メモリ・アクセス制御装置を表わす全体概要図である。
この図で第1のCPU1、第2のCPU2、メモリMは
図5に示した従来のものと同様の構成であり、バッファ
切換回路3を設けたことが本発明の特徴である。詳しく
は、CPU1とCPU2はバス権要求信号BUSREQ* (ロ
ウ・アクティブ)とバス・アクノリッジ信号BUSACK*
(ロウ・アクティブ)により接続され、バッファ切換回
路3には各CPU1,2からアドレス・バスAB、デー
タ・バスDB、ライト・イネーブル信号WE* (ロウ・ア
クティブ)、出力イネーブル信号OE* (ロウ・アクティ
ブ)、CPU2からバス・アクノリッジ信号BUSACK* が
与えられる。更に、メモリMには、各CPU1,2から
ライト・イネーブル信号WE*、チップ・セレクト信号CS*
(ロウ・アクティブ)が接続されるとともに、モディ
ファイ・アドレス・バスMABを介してバッファ切換回
路3にてモディファイされたアドレス信号MA及びメモ
リ出力イネーブル信号RAMOE*(ロウ・アクティブ)が与
えられる。バッファ切換回路3の詳しい構成を図2に示
す。CPU1またはCPU2がアクセス要求を発生する
と、アドレス・バスABを介してアクセス要求(A13〜
15)がデコーダ31に与えられ、メモリ・アクセスを表わ
す信号Y4* (ロウ・アクティブ)がアクティブとなり、
この信号Y4* はアドレス・モディファイ32に与えられ
る。これにより、アドレス・モディファイ32は、キャリ
ー信号CA* (ロウ・アクティブ)をアドレス・コントロ
ーラ33に送出する。アドレス・コントローラ33は、キャ
リー信号CA* とライト・イネーブル信号WE* との積がク
ロックCLK として与えられるとともに、キャリー信号CA
* と出力イネーブル信号OE* の積がイネーブル信号OE*
として与えられる。そして、このアドレス・コントロー
ラ33は、クロックCLK により動作する、入力ステイトID
0〜2に対して出力ステイトOD0〜2を送出するシーケ
ンサとして機能する。この時、入力ステイトID0〜2か
ら出力ステイトOD0〜2遷移の際にフラグFLGH,FLGLを
アドレス・モディファイ32に送出する。アドレス・モデ
ィファイ32は、フラグFLGH,FLGLの信号状態により、ア
ドレス・バスAB上の信号A8 〜12をモディファイして
モディファイ・アドレスMA(MA8 〜12)をメモリM
にアドレスA8 〜12として送出する。具体的には、図3
に表わすように、フラグ[FLGH,FLGL]をモディファイ
・アドレスMA12,11とし、フラグ[0,1]の時はメ
モリMのバッファ領域#0、フラグ[1,0]の時はメ
モリMのバッファ領域#1、フラグ[1,1]の時はメ
モリMのバッファ領域#2を指定するようにモディファ
イする。次に、アドレス・コントローラ33における、入
力ステイトID0〜2から出力ステイトOD0〜2へのステ
イト遷移及びフラグFLGH,FLGL出力状況を図4に表わ
す。即ち、与えられた入力ステイトID0〜2[×,×,
×](×は0,1)について、フラグ[FLGH,FLGL]
(FLGH,FLGLは0,1)を出力し、出力ステイトOD0〜
2に移行する様子であり、[×,×,×]は、従来のコ
ントロール・レジスタCR内の各ステイタスに相当す
る。この図で、実線は第1のCPU1の動作、点線は第
2のCPU2の動作を表わす。但し、CPU1のアクセ
ス時、アドレス・モディファイ32はアドレスA8 〜12を
モディファイし、CPU2のアクセス時、アドレス・モ
ディファイ32はアドレスA8 〜12をスルーとする。尚、
このシーケンスは、図5,6に表わした、CPU1,C
PU2の1アクセス毎のバッファ領域#0,1,2の切
り換え操作に対応するものである。さて、このように構
成された本発明装置の動作を説明する。 (a) 第1のCPU1がメモリMにアクセスする場合 CPU1はCPU2に対してバス権要求BUSREQ* を発
し、バス・アクノリッジ信号BUSACK* “L”を受け取っ
てアクセスを開始する。そして、アドレス・モディファ
イ32はこのバス・アクノリッジ信号BUSACK* “L”を受
けてキャリー信号CA* をアドレス・コントローラ33へ送
出する。アドレス・コントローラ33は、現在のステイト
OD0〜2を入力ステイトID0〜2として入力し、クロッ
クCLK = CA*・WE* により、図4のシーケンスを進め、
新たなステイトに遷移し、対応したフラグFLGH,FLGLを
出力する。アドレス・モディファイ32は、このフラグFL
GH,FLGLを受けてモディファイ・アドレスMAを出力
し、このモディファイ・アドレスMAによりメモリM内
のバッファ領域#0,1,2のいずれかを指定する。こ
のようにして、第1のCPU1は、メモリMのバッファ
領域#0,1,2を指定しつつアクセスできる。 (b) 第2のCPU2がメモリMにアクセスする場合 CPU2は、バス・アクノリッジ信号BUSACK* “H”と
してアクセスを開始する。そして、CPU2は、バッフ
ァ切換回路3内のアドレス・コントローラ33の出力ステ
イトOD0〜2を読み出す。この時、メモリMからのデー
タとこの出力ステイトOD0〜2とがデータ・バスDB上
で競合しないように、メモリ・イネーブル信号RAMOE*は
“H”に制御する。続いてCPU2は、図4の点線に示
すステイトに移行するように、ステイトを書き換える。
この時、CPU2のステイト遷移条件は図4の点線の通
りであるが、この動作はCPU2内部のソフトウェア・
テーブルで実現する。また、CPU2がアクセスする場
合は、バス・アクノリッジ信号BUSACK* “H”でアドレ
ス・モディファイ32においてアドレスA8 〜12はスルー
であり、アドレス・バスAB上のアドレス・モディファ
イは行わない。即ち、CPU2は図5に示すようなシー
ケンスを既に組み込んであり、アドレス・モディファイ
なしでCPU2はメモリMの領域#0,1,2を切り換
えて使用する。このようにして、第1のCPU1、第2
のCPU2は、互いにメモリMのバッファ領域#0,#
1,#2を切り換えてアクセスする。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a memory access control device embodying the present invention will be described with reference to the drawings. FIG. 1 is an overall schematic diagram showing a memory access control device of the present invention.
In this figure, the first CPU 1, the second CPU 2, and the memory M have the same configuration as the conventional one shown in FIG. 5, and the feature of the present invention is that the buffer switching circuit 3 is provided. Specifically, the CPU 1 and the CPU 2 have a bus right request signal BUSREQ * (low active) and a bus acknowledge signal BUSACK *.
Connected to the buffer switching circuit 3 from the CPUs 1 and 2 to the address bus AB, the data bus DB, the write enable signal WE * (row active), and the output enable signal OE * (row active). Active), the CPU 2 gives a bus acknowledge signal BUSACK *. Further, the memory M has a write enable signal WE * and a chip select signal CS * from the CPUs 1 and 2.
(Row active) is connected, and the address signal MA modified by the buffer switching circuit 3 and the memory output enable signal RAMOE * (row active) are applied via the modify address bus MAB. A detailed configuration of the buffer switching circuit 3 is shown in FIG. When the CPU 1 or CPU 2 issues an access request, the access request (A13 ...
15) is given to the decoder 31, and the signal Y4 * (row active) representing the memory access becomes active,
This signal Y4 * is given to the address modify 32. As a result, the address modify 32 sends the carry signal CA * (row active) to the address controller 33. The address controller 33 receives the product of the carry signal CA * and the write enable signal WE * as the clock CLK and at the same time carries the carry signal CA *.
The product of * and the output enable signal OE * is the enable signal OE *.
Given as. The address controller 33 operates according to the clock CLK, and the input state ID
It functions as a sequencer that sends output states OD0-2 to 0-2. At this time, the flags FLGH and FLGL are sent to the address modify 32 at the transition from the input state ID0 to 2 to the output state OD0 to 2. The address modify 32 modifies the signals A8 to 12 on the address bus AB according to the signal states of the flags FLGH and FLGL, and stores the modified address MA (MA8 to 12) in the memory M.
To address A8-12. Specifically, FIG.
As shown in, the flags [FLGH, FLGL] are modified addresses MA12, 11, buffer areas # 0 of the memory M when the flags are [0, 1], and buffers of the memory M when the flags are [1, 0]. When the area # 1 and the flag [1,1] are set, the buffer area # 2 of the memory M is modified. Next, the state transition from the input state ID0-2 to the output states OD0-2 and the output states of the flags FLGH and FLGL in the address controller 33 are shown in FIG. That is, given input state IDs 0 to 2 [x, x,
X] (x is 0, 1) for flags [FLGH, FLGL]
(FLGH and FLGL are 0 and 1) and output state OD0
It is a state of shifting to 2, and [×, ×, ×] corresponds to each status in the conventional control register CR. In this figure, the solid line represents the operation of the first CPU 1 and the dotted line represents the operation of the second CPU 2. However, when the CPU 1 accesses, the address modify 32 modifies the addresses A8 to 12, and when the CPU 2 accesses, the address modify 32 makes the addresses A8 to 12 through. still,
This sequence is represented by CPUs 1 and C shown in FIGS.
This corresponds to the switching operation of the buffer areas # 0, 1, 2 for each access of the PU2. Now, the operation of the device of the present invention configured as described above will be described. (a) When the first CPU 1 accesses the memory M The CPU 1 issues a bus right request BUSREQ * to the CPU 2 and receives the bus acknowledge signal BUSACK * "L" to start the access. Then, the address modify 32 receives the bus acknowledge signal BUSACK * "L" and sends a carry signal CA * to the address controller 33. The address controller 33 uses the current state
Input OD0 ~ 2 as input state ID0 ~ 2, and proceed the sequence of Fig. 4 by clock CLK = CA * ・ WE *.
Transition to a new state and output the corresponding flags FLGH and FLGL. Address Modify 32 uses this flag FL
Upon receiving GH and FLGL, the modified address MA is output, and one of the buffer areas # 0, 1 and 2 in the memory M is designated by this modified address MA. In this way, the first CPU 1 can access while designating the buffer areas # 0, 1, 2 of the memory M. (b) When the second CPU 2 accesses the memory M The CPU 2 starts the access as the bus acknowledge signal BUSACK * "H". Then, the CPU 2 reads the output states OD0 to OD2 of the address controller 33 in the buffer switching circuit 3. At this time, the memory enable signal RAMOE * is controlled to "H" so that the data from the memory M and the output states OD0 to 2 do not conflict with each other on the data bus DB. Subsequently, the CPU 2 rewrites the state so as to shift to the state shown by the dotted line in FIG.
At this time, the state transition condition of the CPU 2 is as shown by the dotted line in FIG.
Realize at the table. When the CPU 2 makes an access, the bus acknowledge signal BUSACK * is "H", the addresses A8 to 12 are through in the address modify 32, and the address modify on the address bus AB is not performed. That is, the CPU 2 has already incorporated the sequence as shown in FIG. 5, and the CPU 2 switches and uses the areas # 0, 1, 2 of the memory M without address modification. In this way, the first CPU 1 and the second CPU 1
CPUs 2 of the memory M are buffer areas # 0, # of the memory M to each other.
1 and # 2 are switched to access.
【0008】[0008]
【発明の効果】以上述べたように、本発明のメモリ・ア
クセス制御装置によれば、いくつかの領域に分割したメ
モリに複数のCPUからアクセスする際、バッファ切換
回路により、ハードウェア的にメモリのバッファ領域を
切り換えて使用するため、バッファ領域切り換えのため
のソフトウェア・プログラムが不要となり、全体の処理
効率の向上を図ることができる。As described above, according to the memory access control device of the present invention, when a memory divided into several areas is accessed from a plurality of CPUs, the buffer switching circuit allows the memory to be stored in hardware. Since the buffer area is switched and used, a software program for switching the buffer area is unnecessary, and the overall processing efficiency can be improved.
【図1】本発明のメモリ・アクセス制御装置の全体概要
図である。FIG. 1 is an overall schematic diagram of a memory access control device of the present invention.
【図2】本発明装置におけるバッファ切換回路の構成ブ
ロック図である。FIG. 2 is a configuration block diagram of a buffer switching circuit in the device of the present invention.
【図3】本発明装置における第1のCPUのメモリ・ア
クセスの概念を表わす図である。FIG. 3 is a diagram showing a concept of memory access of a first CPU in the device of the present invention.
【図4】本発明装置におけるバッファ切換回路内のアド
レス・コントローラのステイト遷移図である。FIG. 4 is a state transition diagram of the address controller in the buffer switching circuit in the device of the present invention.
【図5】複数のCPUが領域分割されたメモリにアクセ
スする場合を表わす図である。FIG. 5 is a diagram showing a case where a plurality of CPUs access an area-divided memory.
【図6】複数のCPUが領域分割されたメモリにアクセ
スする場合に参照するコントロール・レジスタを表わす
図である。FIG. 6 is a diagram showing a control register to be referred to when a plurality of CPUs access an area-divided memory.
【図7】複数のCPUの内第2のCPUがメモリ・アク
セスする際のコントロール・レジスタの状態遷移を表わ
す図である。FIG. 7 is a diagram showing a state transition of a control register when a second CPU among a plurality of CPUs accesses a memory.
1 第1のCPU 2 第2のCPU 3 バッファ切換回路 31 デコーダ 32 アドレス・モディファイ 33 アドレス・コントローラ M メモリ AB アドレス・バス DB データ・バス MAB モディファイ・アドレス・バス 1 First CPU 2 Second CPU 3 Buffer Switching Circuit 31 Decoder 32 Address Modify 33 Address Controller M Memory AB Address Bus DB Data Bus MAB Modify Address Bus
Claims (1)
れの領域を重複しないように2台のCPUのメモリ・ア
クセスを制御するメモリ・アクセス制御装置において、
一方のCPUがアクセスを開始する際、予め定めたシー
ケンスに従って前回ステイトを変更し今回ステイトに移
行するとともに今回ステイトに対応したフラグ信号を出
力するアドレス・コントローラと、前記フラグ信号に対
応して前記メモリに与えるアドレス信号をモディファイ
するアドレス・モディファイとを備えたことを特徴とす
るメモリ・アクセス制御装置。1. A memory access control device for controlling memory access of two CPUs so as not to overlap respective areas of a memory divided into a plurality of areas,
When one of the CPUs starts access, an address controller that changes the previous state according to a predetermined sequence and shifts to the current state and outputs a flag signal corresponding to the current state, and the memory corresponding to the flag signal. And an address modify for modifying an address signal given to the memory access control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7530291A JPH05181739A (en) | 1991-04-08 | 1991-04-08 | Memory access controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7530291A JPH05181739A (en) | 1991-04-08 | 1991-04-08 | Memory access controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05181739A true JPH05181739A (en) | 1993-07-23 |
Family
ID=13572324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7530291A Pending JPH05181739A (en) | 1991-04-08 | 1991-04-08 | Memory access controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05181739A (en) |
-
1991
- 1991-04-08 JP JP7530291A patent/JPH05181739A/en active Pending
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