JPH0517729B2 - - Google Patents
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Description
産業上の利用分野
本発明は、半導体集積回路に関し、特に、マイ
クロコンピユータに内蔵される出力回路の構成の
改良に関する。
従来の技術
従来において、マイクロコンピユータに内蔵さ
れる出力回路には、プツシユプル型式や片チヤネ
ルオープンドレイン型式などがある。以下に、こ
のような従来の出力回路について図面を用いて、
説明する。第３図は、プツシユプル型の出力回路
の一構成例である。
第３図の出力回路は、高電位電源３０８と低電
位電源３０９との間にＰチヤネルMOS型FET３
０５とＮチヤネルMOS型FET３０６とが直列に
接続され、Ｐチヤネル及びＮチヤネルMOS型
FETの間には出力端子３０７が接続されている。
かかる出力回路は入力信号３０１及び制御信号３
０２を入力とし、該入力は、２入力NANDゲー
ト３０３、２入力NORゲート３０４、インバー
タ３１２を通りをそれぞれのMOS型FET３０
５，３０６へ入力され出力端子３０７から出力す
るように構成されている。
以上のような構成の出力回路において、まず制
御信号３０２がハイレベル（以下“Ｈ”と略す）
である場合について説明する。
この時入力信号３０１が“Ｈ”であれば、
NANDゲート３０３はローレベル（以下“Ｌ”
と略す）を出力することによりＰチヤネルMOS
型FET３０５は導通状態となる。また、NORゲ
ート３０４は“Ｌ”を出力することによりＮチヤ
ネルMOS型FET３０６は非導通状態となる。従
つて、出力端子３０７は、ＰチヤネルMOS型
FETを通じ高電位電源３０８とのみ接続され、
入力信号３０１と同じ“Ｈ”が出力端子３０７か
ら出力される。
また入力信号３０１が“Ｌ”であればNAND
ゲート３０３は“Ｈ”を出力することによりＰチ
ヤネルMOS型FET３０５は非導通状態となる。
また、NORゲート３０４は“Ｈ”を出力しＮチ
ヤネルMOS型FET３０６は導通状態となる。従
つて、出力端子３０７は、ＮチヤネルMOS型
FET３０６を通じ低電位電源３０９とのみ接続
され入力信号３０１と同じ“Ｌ”が出力端子３０
７から出力される。
次に、制御信号３０２が“Ｌ”である場合につ
いて説明する。
NANDゲート３０３は、入力信号３０１が
“Ｈ”、“Ｌ”いずれの時も“Ｈ”を出力すること
によりＰチヤネルMOS型FET３０５は非導通状
態となる。また、NORゲート３０４は入力信号
３０１が“Ｈ”、“Ｌ”いずれの時も“Ｌ”を出力
することによりＮチヤネルMOS型FET３０６も
非導通状態となる。従つて、出力端子３０７は、
高電位電源３０８と低電位電源３０９のいずれと
も接続されず“浮き”の状態となり出力信号はな
い。
以上、第３図に示す出力回路の真理値表を第１
表に示す。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and particularly to improvements in the configuration of output circuits built into microcomputers. BACKGROUND ART Conventionally, output circuits built into microcomputers include push-pull type and one-channel open-drain type. Below, using drawings about such a conventional output circuit,
explain. FIG. 3 shows a configuration example of a push-pull type output circuit. The output circuit shown in FIG.
05 and N channel MOS type FET306 are connected in series, P channel and N channel MOS type
An output terminal 307 is connected between the FETs.
Such an output circuit receives an input signal 301 and a control signal 3.
02 as an input, and the input passes through a 2-input NAND gate 303, a 2-input NOR gate 304, and an inverter 312 to each MOS type FET 30.
5, 306 and output from an output terminal 307. In the output circuit configured as above, first, the control signal 302 is at a high level (hereinafter abbreviated as "H").
A case will be explained below. If the input signal 301 is “H” at this time,
The NAND gate 303 is at a low level (hereinafter “L”)
P-channel MOS
The type FET 305 becomes conductive. Further, the NOR gate 304 outputs "L", so that the N-channel MOS type FET 306 becomes non-conductive. Therefore, the output terminal 307 is of P channel MOS type.
Connected only to high potential power supply 308 through FET,
The same "H" as the input signal 301 is output from the output terminal 307. Also, if the input signal 301 is “L”, NAND
When the gate 303 outputs "H", the P channel MOS type FET 305 becomes non-conductive.
Further, the NOR gate 304 outputs "H" and the N-channel MOS type FET 306 becomes conductive. Therefore, the output terminal 307 is an N-channel MOS type.
It is connected only to the low potential power supply 309 through the FET 306, and the same "L" as the input signal 301 is output to the output terminal 30.
Output from 7. Next, a case where the control signal 302 is "L" will be explained. The NAND gate 303 outputs "H" when the input signal 301 is either "H" or "L", so that the P-channel MOS type FET 305 becomes non-conductive. Further, since the NOR gate 304 outputs "L" when the input signal 301 is either "H" or "L", the N-channel MOS type FET 306 also becomes non-conductive. Therefore, the output terminal 307 is
It is not connected to either the high potential power source 308 or the low potential power source 309 and is in a "floating" state, with no output signal. Above, the truth table of the output circuit shown in Figure 3 is
Shown in the table.
【表】
第１表によれば、かかる出力回路は、制御信号
３０２が“Ｈ”である場合にのみ出力端子３０７
から出力信号を出力するようになつている。
すなわち、かかる出力回路の出力端子３０７は
プツシユプル型式に固定されているということが
言える。
発明が解決しようとする問題点
しかし、マイクロコンピユータにおける出力端
子に最適な回路形式は、そのマイクロコンピユー
タを使用する場合の周辺の回路構成及び回路状態
によつて異なる。
そのため、従来、マイクロコンピユータにおけ
る出力回路の型式は、最も多くの使用法に適する
ように考えられ決定されている。
しかしながら、従来は、その回路型式は固定さ
れたものであるため、全ての使用法について最適
である事は不可能であつた。
この事は、マイクロコンピユータを使する場合
にその周辺に余分な部品や回路的対応を必要とす
るばかりでなく、最悪の場合、マイクロコンピユ
ータの用途を狭めるという欠点があつた。
そこで、本発明は、このような欠点を解消し、
マイクロコンピユータを使用する場合の周辺の回
路構成及び回路状態などさまざまな使用法につい
て適合可能とするべく、プツシユプル型式の出力
と片チヤネルオープンドレイン型式の出力とのい
ずれの形式でも出力することができる出力回路の
構成を提供せんとするものである。
問題点を解決するための手段
すなわち、本発明によれば、第１の電位と第２
の電位との間に第１及び第２のMOS型FETが直
列に接続し、前記第１及び第２のMOS型FETと
の間には出力端子が接続され、制御信号と入力信
号を入力とする半導体集積回路の出力回路におい
て、前記制御信号が第１の制御レベルである時
に、前記入力信号が第１の入力レベルであれば、
前記第１のMOS型FETを導通させ、前記入力信
号が第２の入力レベルであれば、前記第１の
MOS型FETを非導通とさせるべく前記第１の
MOS型FETにゲート信号を発生し、前記制御信
号が第２の制御レベルである時には、前記入力信
号のいかんにかかわらず、前記第１のMOS型
FETを非導通とさせるべく、前記第１のMOS型
FETにゲート信号を発生する第１の制御手段と、
前記入力信号を入力とし、該入力信号が第１の入
力レベルであれば、前記第２のMOS型FETを非
導通させるべく前記第２のMOS型FETにゲート
信号を発生する第２の制御手段とが設けられる。
作 用
前記本発明の出力回路によれば、制御信号が第
１の制御レベルである場合、出力回路はプツシユ
プル型式の出力状態となり、第２の制御レベルで
ある場合、出力回路は片チヤネルオープンドレイ
ン形式の出力状態となる。
すなわち、制御信号の指定により出力型式を変
更することができる。
実施例
次に、本発明について図面を参照して説明す
る。
第１図は、本発明による出力回路の一実施例で
ある。
第１図の出力回路は、高電位電源１０８と低電
位電源１０９との間にＰチヤネルMOS型FET１
０５とＮチヤネルMOS型FET１０６とが直列に
接続され、Ｐチヤネル及びＮチヤネルMOS型
FETとの間には出力端子１０７が接続されてい
る。かかる出力回路は入力信号１０１及び制御信
号１０２を入力とし、該入力は、２入力NAND
ゲート１０３から成る第１の制御手段１１０と、
インバータ１０４から成る第２の制御手段１１１
を通りそれぞれのMOS型FET１０５，１０６へ
入力され出力端子１０７から出力されるように構
成されている。
かかる構成の出力回路において、まず制御信号
１０２“Ｈ”である場合について説明する。
この時、入力信号１０１が“Ｈ”であれば、
NANDゲート１０３は、“Ｌ”を出力する事によ
り、ＰチヤネルMOS型FET１０５導通状態とな
る。また、インバータ１０４は、“Ｌ”を出力す
る事により、Ｎチヤネルトランジスタ１０６は、
非導通状態となる。従つて、出力端子１０７は、
ＰチヤネルMOS型FET１０５を通じ高電位電源
１０８とのみ接続され、入力信号１０１と同じ
“Ｈ”が出力端子１０７から出力される。
また、入力信号１０１が“Ｌ”であれば
NANDゲート１０３が“Ｈ”を出力する事によ
りＰチヤネルMOS型FET１０５は非導通状態と
なるが、インバータ１０４が“Ｈ”を出力する事
により、ＮチヤネルMOS型FET１０６は、導通
状態となる。従つて、出力端子１０７はＮチヤネ
ルMOS型FET１０６を通じ低電位電源１０９と
のみ接続され、入力信号１０１と同じ“Ｌ”が出
力端子１０７から出力される。
すなわち制御信号１０２が“Ｈ”の場合、入力
信号１０１は、出力端子１０７にプツシユプル形
式で出力される。
次に、制御信号１０２が“Ｌ”である場合につ
いて説明する。
この時、NANDゲート１０３は、入力信号１
０１の“Ｈ”、“Ｌ”いずれの時も“Ｈ”を出力す
る事により、ＰチヤネルMOS型FET１０５は、
常に非導通状態となる。ここで、入力信号１０１
が“Ｈ”の時、インバータ１０４が“Ｌ”を出力
する事により、ＮチヤネルMOS型FET１０６も
非導通状態となる。従つて、出力端子１０７は高
電位電源および低電位電源のいずれとも接続され
ず、“浮き”の状態となる。また、入力信号１０
１が“Ｌ”の時、インバータ１０４が“Ｈ”を出
力する事によりＮチヤネルMOS型FET１０６は
導通状態となり、出力端子１０７はＮチヤネル
MOS型FET１０６を通じ低電位電源１０９との
み接続され、入力信号１０１と同じ“Ｌ”が、出
力端子１０７から出力される。
すなわち、制御信号１０２が“Ｌ”の場合、入
力信号１０１は出力端子１０７にＮチヤネルオー
プンドレイン形式で出力される。
以上、第１図に示す出力回路の真空値表を第２
表に示す。[Table] According to Table 1, this output circuit outputs the output terminal 307 only when the control signal 302 is “H”.
It is designed to output an output signal from. That is, it can be said that the output terminal 307 of this output circuit is fixed in a push-pull type. Problems to be Solved by the Invention However, the optimal circuit format for the output terminal of a microcomputer differs depending on the peripheral circuit configuration and circuit state when the microcomputer is used. Therefore, conventionally, the type of output circuit in a microcomputer has been considered and determined to be suitable for the most uses. However, in the past, since the circuit type was fixed, it was impossible to make it optimal for all uses. This not only requires extra parts and circuitry around the microcomputer when it is used, but also has the drawback of narrowing the uses of the microcomputer in the worst case. Therefore, the present invention eliminates such drawbacks and
In order to be compatible with various uses such as the peripheral circuit configuration and circuit status when using a microcomputer, the output can be output in either a push-pull type output or a single channel open drain type output. It is intended to provide the configuration of the circuit. Means for solving the problem That is, according to the present invention, the first potential and the second potential are
A first and a second MOS type FET are connected in series between the electric potential of the MOS type FET, an output terminal is connected between the first and second MOS type FET, and a control signal and an input signal are inputted. In the output circuit of a semiconductor integrated circuit, if the input signal is at the first input level when the control signal is at the first control level,
The first MOS FET is made conductive, and if the input signal is at the second input level, the first MOS FET is made conductive.
In order to make the MOS FET non-conductive, the first
When a gate signal is generated to a MOS type FET and the control signal is at a second control level, the first MOS type FET is generated regardless of the input signal.
In order to make the FET non-conductive, the first MOS type
a first control means for generating a gate signal to the FET;
a second control means that takes the input signal as an input and generates a gate signal to the second MOS FET to make the second MOS FET non-conductive if the input signal is at a first input level; and is provided. Effect According to the output circuit of the present invention, when the control signal is at the first control level, the output circuit is in a push-pull type output state, and when it is at the second control level, the output circuit is in a one-channel open drain state. It becomes the output state of the format. That is, the output type can be changed by specifying the control signal. Examples Next, the present invention will be described with reference to the drawings. FIG. 1 shows an embodiment of an output circuit according to the present invention. The output circuit in FIG.
05 and N channel MOS type FET106 are connected in series, P channel and N channel MOS type
An output terminal 107 is connected between the FET and the FET. This output circuit receives an input signal 101 and a control signal 102, and the input is a two-input NAND
a first control means 110 consisting of a gate 103;
Second control means 111 consisting of an inverter 104
The signal is inputted to each MOS type FET 105 and 106 through the MOS type FETs 105 and 106 and outputted from an output terminal 107. In the output circuit having such a configuration, the case where the control signal 102 is "H" will be described first. At this time, if the input signal 101 is "H",
By outputting "L" from the NAND gate 103, the P-channel MOS type FET 105 becomes conductive. Furthermore, by outputting “L” from the inverter 104, the N-channel transistor 106
It becomes a non-conducting state. Therefore, the output terminal 107 is
It is connected only to a high potential power supply 108 through a P-channel MOS type FET 105, and the same "H" as the input signal 101 is output from an output terminal 107. Also, if the input signal 101 is “L”
When the NAND gate 103 outputs "H", the P-channel MOS FET 105 becomes non-conductive, but when the inverter 104 outputs "H", the N-channel MOS FET 106 becomes conductive. Therefore, the output terminal 107 is connected only to the low potential power supply 109 through the N-channel MOS FET 106, and the same "L" as the input signal 101 is output from the output terminal 107. That is, when the control signal 102 is "H", the input signal 101 is outputted to the output terminal 107 in a push-pull format. Next, a case where the control signal 102 is "L" will be explained. At this time, the NAND gate 103 receives the input signal 1
By outputting "H" at both "H" and "L" of 01, P channel MOS type FET105,
Always in a non-conducting state. Here, the input signal 101
When is "H", the inverter 104 outputs "L", so that the N-channel MOS FET 106 also becomes non-conductive. Therefore, the output terminal 107 is not connected to either the high potential power source or the low potential power source, and is in a "floating" state. In addition, the input signal 10
1 is "L", the inverter 104 outputs "H", which makes the N-channel MOS FET 106 conductive, and the output terminal 107 becomes N-channel.
It is connected only to a low potential power supply 109 through a MOS type FET 106, and the same “L” as the input signal 101 is output from an output terminal 107. That is, when the control signal 102 is "L", the input signal 101 is outputted to the output terminal 107 in an N-channel open drain format. Above, the vacuum value table of the output circuit shown in Fig. 1 is shown in the second table.
Shown in the table.
【表】
以上説明した様に、本実施例による出力回路
は、制御信号１０２の指定により、プツシユプル
形式とＮチヤネルオープンドレイン形式のいずれ
の出力形式としても使用することができる。
第２図も本発明の一実施例であり、その真空値
表を第３表に示す。[Table] As explained above, the output circuit according to this embodiment can be used as either a push-pull format or an N-channel open drain format, depending on the designation of the control signal 102. FIG. 2 also shows an embodiment of the present invention, and its vacuum value table is shown in Table 3.
【表】
第２図の出力回路は、第１の制御手段２１０に
NORゲート２０４、第２の制御手段２１１にイ
ンバータ２０３を使用している。その他の構成
は、第１図の出力回路と基本的に同一であるか
ら、100番台の参照番号の代わりに、下２桁が同
じ200番台の参照番号を付してその説明を省略す
る。第１の制御手段２１０がＮチヤネルMOS型
FET２０６に、第２の制御手段２１１がＰチヤ
ネルMOS型FET２０５に接続していることか
ら、第３表で示される通り、制御信号２０２が
“Ｈ”の時、入力信号２０１をＰチヤネルオープ
ンドレイン形式で出力端子２０７へ出力し、制御
信号２０２が“Ｌ”の時、入力信号２０１をプツ
シユプル形式で出力端子２０７へ出力する。
第４図は、出力端子４０７に、入力バツフア４
１３を接続することで入力回路を追加した一実施
例である。この点を除く他の構成は、第１図の出
力回路と基本的に同一であることから、100番台
の参照番号の代わりに、下２桁が同じ400番台の
同様に参照番号を付してその説明を省略する。本
実施例によれば、本発明が入出力回路の出力回路
部分としても使用可能な事を示している。
発明の効果
以上の説明から明らかな様に本発明による出力
回路は、制御信号の指定によりプツシユプル形式
の出力と、片チヤネルオープンドレイン形式の出
力とのいずれの出力形式でも出力することができ
る。よつて、出力回路を内蔵したマイクロコンピ
ユータを使用する場合、周辺の回路構成及びその
回路状態に最も適した出力形式を容易に設定する
事が可能となり、マイクロコンピユータの周辺回
路の簡素化及び部品の削減を可能とし、ひいて
は、マイクロコンピユータの用途を拡大する事に
もつながる。
更に、本発明による出力回路によれば、浮き状
態設定可能なプツシユプル形式出力回路という点
にのみ着目しても、第３図に示す従来の出力回路
と比較して第１図及び第２図の実施例の様に構成
回路の削減も可能である。[Table] The output circuit in FIG. 2 is connected to the first control means 210.
An inverter 203 is used for the NOR gate 204 and the second control means 211. The other configurations are basically the same as the output circuit shown in FIG. 1, so instead of the reference numbers in the 100s, reference numbers in the 200s with the same last two digits will be used, and the explanation thereof will be omitted. The first control means 210 is an N-channel MOS type
Since the second control means 211 is connected to the FET 206 and the P-channel MOS type FET 205, as shown in Table 3, when the control signal 202 is "H", the input signal 201 is connected to the P-channel open drain format. When the control signal 202 is "L", the input signal 201 is output to the output terminal 207 in push-pull format. In FIG. 4, input buffer 4 is connected to output terminal 407.
This is an example in which an input circuit is added by connecting 13. Other than this point, the configuration is basically the same as the output circuit in Figure 1, so instead of the reference number in the 100s, we have given the same reference numbers in the 400s with the same last two digits. The explanation will be omitted. This embodiment shows that the present invention can also be used as an output circuit portion of an input/output circuit. Effects of the Invention As is clear from the above description, the output circuit according to the present invention can output in either a push-pull format or a one-channel open-drain format by specifying a control signal. Therefore, when using a microcomputer with a built-in output circuit, it is possible to easily set the most suitable output format for the peripheral circuit configuration and its circuit state, simplifying the peripheral circuitry of the microcomputer and reducing the number of components. This makes it possible to reduce the amount of energy used, which in turn leads to expanding the uses of microcomputers. Furthermore, according to the output circuit according to the present invention, even if we focus only on the fact that it is a push-pull type output circuit that can be set to a floating state, the output circuit shown in FIGS. 1 and 2 is better than the conventional output circuit shown in FIG. 3. It is also possible to reduce the number of constituent circuits as in the embodiment.
第１図は、本発明を実施した出力回路の実施例
を示す構成図であり、Ｎチヤネルオープンドレイ
ン型式の出力を可能にするものである。第２図
は、本発明を実施した出力回路の別の実施例を示
す構成図であり、Ｐチヤネルオープンドレイン型
式の出力を可能にするものである。第３図は、従
来の出力回路の構成例であり、浮き状態設定可能
なプツシユプル型式の出力回路である。第４図
は、第１図の出力回路の実施例の構成図に入力回
路を付加したものである。
（主な参照番号） １０１，２０１，４０１…
入力信号、１０２，３０２，４０２…制御信号、
１０３，３０３，４０３…２入力NANDゲート、
１０４，２０３，３１２，４０４…インバータ、
１０５，２０５，３０５，４０５…Ｐチヤネル
MOS型FET、１０６，２０６，３０６，４０６
…ＮチヤネルMOS型FET、１０７，２０７，３
０７…出力端子、１０８，２０８，３０８，４０
８…高電位電源、１０９，２０９，３０９，４０
９…低電位電源、１１０，２１０，４１０…第１
の制御手段、１１１，２１１，４１１…第２の制
御手段、２０４，３０４…２入力NORゲート、
４０７…入出力端子、４１３…入力バツフア。
FIG. 1 is a block diagram showing an embodiment of an output circuit embodying the present invention, which enables N-channel open drain type output. FIG. 2 is a block diagram showing another embodiment of an output circuit embodying the present invention, which enables P-channel open drain type output. FIG. 3 shows a configuration example of a conventional output circuit, which is a push-pull type output circuit that can be set to a floating state. FIG. 4 is a block diagram of the embodiment of the output circuit shown in FIG. 1 with an input circuit added thereto. (Main reference numbers) 101, 201, 401...
Input signal, 102, 302, 402... control signal,
103, 303, 403...2 input NAND gate,
104, 203, 312, 404...inverter,
105, 205, 305, 405...P channel
MOS type FET, 106, 206, 306, 406
...N channel MOS type FET, 107, 207, 3
07...Output terminal, 108, 208, 308, 40
8...High potential power supply, 109,209,309,40
9...Low potential power supply, 110, 210, 410...First
control means, 111, 211, 411... second control means, 204, 304... 2-input NOR gate,
407...Input/output terminal, 413...Input buffer.
Claims (1)
２のMOS型電界効果トランジスタが直列に接続
し、前記第１及び第２のMOS型電界効果トラン
ジスタとの間には出力端子が接続され、制御信号
と入力信号とを入力とする半導体集積回路の出力
回路において、 前記制御信号が第１の制御レベルである時に、
前記入力信号が第１の入力レベルであれば、前記
第１のMOS型電界効果トランジスタを導通させ、
前記入力信号が第２の入力レベルであれば、前記
第１のMOS型電界効果トランジスタを非導通と
させるべく前記第１のMOS型電界効果トランジ
スタにゲート信号を出力し、前記制御信号が第２
の制御レベルである時には、前記入力信号のいか
んにかかわらず、前記第１のMOS型電界効果ト
ランジスタを非導通とさせるべく、前記第１の
MOS型電界効果トランジスタにゲート信号を出
力する第１の制御手段と、前記入力信号を入力と
し、該入力信号が第一の入力レベルであれば、前
記第２のMOS型電界効果トランジスタを非導通
させるべく前記第２のMOS型電界効果トランジ
スタにゲート信号を出力する第２の制御手段とを
備えていることを特徴とする出力回路。[Claims] 1. First and second MOS field effect transistors are connected in series between a first potential and a second potential, and the first and second MOS field effect transistors and In an output circuit of a semiconductor integrated circuit which receives a control signal and an input signal and has an output terminal connected therebetween, when the control signal is at a first control level,
If the input signal is at a first input level, the first MOS field effect transistor is made conductive;
If the input signal is at the second input level, a gate signal is output to the first MOS field effect transistor to make the first MOS field effect transistor non-conductive, and the control signal is at the second input level.
control level, the first MOS field effect transistor is rendered non-conductive regardless of the input signal.
a first control means that outputs a gate signal to a MOS field effect transistor; the input signal is input, and if the input signal is at a first input level, the second MOS field effect transistor is rendered non-conductive; and second control means for outputting a gate signal to the second MOS field effect transistor in order to cause the second MOS field effect transistor to operate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259867A JPS63114319A (en) | 1986-10-30 | 1986-10-30 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259867A JPS63114319A (en) | 1986-10-30 | 1986-10-30 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114319A JPS63114319A (en) | 1988-05-19 |
| JPH0517729B2 true JPH0517729B2 (en) | 1993-03-10 |
Family
ID=17340060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61259867A Granted JPS63114319A (en) | 1986-10-30 | 1986-10-30 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114319A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69334054T2 (en) * | 1992-06-15 | 2006-12-07 | Fujitsu Ltd., Kawasaki | Integrated semiconductor circuit with input / output interface suitable for low amplitudes |
| DE69316215T2 (en) * | 1993-10-29 | 1998-04-16 | St Microelectronics Srl | Suitable input / output stage for working with low and high voltages |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103536A (en) * | 1980-01-23 | 1981-08-18 | Hitachi Ltd | Mis output circuit |
-
1986
- 1986-10-30 JP JP61259867A patent/JPS63114319A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103536A (en) * | 1980-01-23 | 1981-08-18 | Hitachi Ltd | Mis output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114319A (en) | 1988-05-19 |
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