JP2699496B2 - Output circuit - Google Patents
Output circuitInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特にＰチャネル制御部とし
てのNORゲートの出力信号とＮチャネル制御部としてのN
ANDゲートの出力信号とのディレイを利用して貫通電流
を押える型の出力回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit, and in particular, to an output signal of a NOR gate as a P-channel control unit and an N-channel control unit as an N-channel control unit.
The present invention relates to an output circuit that suppresses a through current by using a delay with an output signal of an AND gate.
従来、この種の出力回路は、第３図に示すように、外
部入力信号をNORゲート1aの一方の入力端とNANDゲート
の2aの一方の入力端に入力し、NORゲート1aとNANDゲー
ト2aの出力信号はそれぞれ第１のインバータ３と第２の
インバータ４を通して、NANDゲート2aの他方の入力端と
NORゲート1aの他方の入力端へ入力するとともに、第１
のＰチャネルトランジスタQP1と第１のＮチャネルトラ
ンジスタQN1のゲートへ接続していた。それ故、第４図
に示すように、インバータ３の出力が低レベル（以下
“L"と記す）の期間と、インバータ４の出力が高レベル
（以下、“H"と記す）の期間が重なることがなく、即
ち、出力バッファのＰチャネルトランジスタQP1とＮチ
ャネルトランジスタQN1が両方とも導通状態になる期間
がなくなり、貫通電流がなくなる。Conventionally, the output circuit of this type, as shown in FIG. 3, input the external input signal to one input terminal of 2 a of the one of the input terminals and a NAND gate of the NOR gate 1 a, and the NOR gate 1 a the output signal of the NAND gate 2 a from the first inverter 3 respectively through the second inverter 4, and the other input terminal of the NAND gate 2 a
It receives an input to the other input of NOR gate 1 a, first
Of the P-channel transistor Q P1 and the gate of the first N-channel transistor Q N1 . Therefore, as shown in FIG. 4, the period when the output of the inverter 3 is at a low level (hereinafter referred to as “L”) and the period when the output of the inverter 4 is at a high level (hereinafter referred to as “H”) overlap. That is, there is no period in which both the P-channel transistor Q P1 and the N-channel transistor Q N1 of the output buffer are in the conductive state, and the through current is eliminated.
上述した従来の出力回路は、インバータのみで出力す
る型の出力回路に対して、貫通電流は防げるが素子数が
増えるので、全体として消費電流が減少するとは限らな
いという欠点がある。The conventional output circuit described above has a drawback that the current consumption is not necessarily reduced as a whole because the through current can be prevented but the number of elements increases, as compared with the output circuit of the type that outputs only by the inverter.
本発明の出力回路は、一方の入力端が信号入力端子に
接続されるNORゲートと、一方の入力端が前記信号入力
端子に接続されるNANDゲートと、入力端が前記NORゲー
トの出力端に接続され出力端が前記NANDゲートの他方の
入力端に接続される第１のインバータと、入力端が前記
NANDゲートの出力端に接続され出力端が前記NORゲート
の他方の入力端に接続される第２のインバータと、ソー
スが第１の電源端子に接続されゲートが前記第１のイン
バータの出力端に接続されドレインが出力端子に接続さ
れる第１のＰチャネルトランジスタと，ソースが第２の
電源端子に接続されゲートが前記第２のインバータの出
力端に接続されドレインが前記出力端子に接続される第
１のＮチャネルトランジスタとを備える出力回路におい
て、前記NORゲートは、ゲートが前記信号入力端子に接
続されソースが第３の電源端子に接続される第２のＰチ
ャネルトランジスタと、ソースが前記第２のＰチャネル
トランジスタのドレインに接続されゲートが前記第２の
インバータの出力端に接続されドレインが前記第１のイ
ンバータの入力端に接続される第３のＰチャネルトラン
ジスタと、ドレンイが前記第３のＰチャネルトランジス
タのドレインに接続されゲートが前記信号入力端子に接
続されソースが第４の電源端子に接続される第２のＮチ
ャネルトランジスタとを有し、前記NANDゲートは、ゲー
トが前記信号入力端子に接続されソースが第５の電源端
子に接続されドレインが前記第２のインバータの入力端
に接続される第４のＰチャネルトランジスタと、ドレイ
ンが前記第４のＰチャネルトランジスタのドレインに接
続されゲートが前記第１のインバータの出力端に接続さ
れる第３のＮチャネルトランジスタと、ドレインが前記
第３のＮチャネルトランジスタのソースに接続されゲー
トが前記信号入力端子に接続されソースが第６の電源端
子に接続される第４のＮチャネルトランジスタとを有し
ている。The output circuit of the present invention includes a NOR gate having one input terminal connected to the signal input terminal, a NAND gate having one input terminal connected to the signal input terminal, and an input terminal connected to an output terminal of the NOR gate. A first inverter connected and having an output terminal connected to the other input terminal of the NAND gate;
A second inverter connected to the output terminal of the NAND gate and having an output terminal connected to the other input terminal of the NOR gate; and a source connected to the first power supply terminal and a gate connected to the output terminal of the first inverter. A first P-channel transistor having a drain connected to the output terminal, a source connected to the second power supply terminal, a gate connected to the output terminal of the second inverter, and a drain connected to the output terminal; In an output circuit including a first N-channel transistor, the NOR gate includes a second P-channel transistor having a gate connected to the signal input terminal and a source connected to a third power supply terminal; And a gate connected to the output terminal of the second inverter and a drain connected to the input terminal of the first inverter. And a second N-channel transistor having a drain connected to the drain of the third P-channel transistor, a gate connected to the signal input terminal, and a source connected to the fourth power supply terminal. And a fourth P-channel transistor having a gate connected to the signal input terminal, a source connected to the fifth power supply terminal, and a drain connected to the input terminal of the second inverter. A third N-channel transistor having a drain connected to the drain of the fourth P-channel transistor and a gate connected to the output terminal of the first inverter, and a drain connected to the source of the third N-channel transistor A fourth N-channel transistor having a gate connected to the signal input terminal and a source connected to the sixth power supply terminal And
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の回路図である。 FIG. 1 is a circuit diagram of one embodiment of the present invention.
第１図に示すように、第２のＰチャネルトランジスタ
QP2と第３のＰチャネルトランジスタQP3と第２のＰチャ
ネルトランジスタQN2とが第３の電源端子９と第４の電
源端子10との間に直列に接続されＰチャネルトランジス
タQP2とＮチャネルトランジスタQN2とのゲートが信号入
力端子５に接続されるＰチャネルトランジスタ制御部と
してのNORゲート１と、第４のＰチャネルトランジスタQ
P4と第３のＮチャネルトランジスタQN3と第４のＮチャ
ネルトランジスタQN4とが第５の電源端子11と第６の電
源端子12との間に直列に接続されＰチャネルトランジス
タQP4とＮチャネルトランジスタQN4とのゲートが信号入
力端子５に接続されるＮチャネルトランジスタ制御部と
してのNANDゲート２と、入力端がNORゲート１のＰチャ
ネルトランジスタQP3のドレンインに接続され出力端がN
ANDゲート２のＮチャネルトランジスタQN3のゲートに接
続される第１のインバータ３と、入力端がNANDゲート２
のＰチャネルトランジスタQP4のドレインに接続され出
力端がNORゲート１のＰチャネルトランジスタQP3のゲー
トに接続される第２のインバータ４と、ゲートがインバ
ータ３の出力端に接続されソースが第１の電源端子７に
接続されドレインが出力端子６に接続される第１のＰチ
ャネルトランジスタQP1と、ゲートがインバータ４の出
力端に接続されソースが第２の電源端子８に接続されド
レインが出力端子６に接続される第１のンＮチャネルト
ランジスタQN1とを含んで構成される。As shown in FIG. 1, a second P-channel transistor
Q P2 , a third P-channel transistor Q P3, and a second P-channel transistor Q N2 are connected in series between a third power supply terminal 9 and a fourth power supply terminal 10, and P-channel transistors Q P2 and N A NOR gate 1 as a P-channel transistor control unit having a gate connected to the channel transistor Q N2 connected to the signal input terminal 5, and a fourth P-channel transistor Q
P4 , the third N-channel transistor QN3, and the fourth N-channel transistor QN4 are connected in series between the fifth power supply terminal 11 and the sixth power supply terminal 12, and the P-channel transistor QP4 and the N-channel A gate of the transistor Q N4 is connected to the signal input terminal 5 and a NAND gate 2 as an N-channel transistor control unit. An input terminal is connected to a drain of the P-channel transistor Q P3 of the NOR gate 1 and an output terminal is N.
A first inverter 3 connected to the gate of the N-channel transistor QN3 of the AND gate 2;
And the P-channel second inverter 4 having a drain connected to the output terminal of the transistor Q P4 is connected to the gate of the P-channel transistor Q P3 of the NOR gate 1, gate source connected to the output end of the inverter 3 first A first P-channel transistor Q P1 having a drain connected to the output terminal 6 and a gate connected to the output terminal of the inverter 4 and a source connected to the second power supply terminal 8 and having a drain connected to the output terminal 6; And a first N-channel transistor Q N1 connected to the terminal 6.
即ち、Ｐチャネルトランジスタ制御部としてのNORゲ
ート１及びＮチャネルトランジスタ制御部としてのNAND
ゲート２のそれぞれの入力には外部入力信号とNANDゲー
ト２の反転出力及び外部入力信号とNORゲート１の反転
出力が入力されていて、NORゲート１の反転出力と、NAN
Dゲート２の反転出力とで出力バッファのＰチャネルト
ランジスタQP1とＮチャネルトランジスタQN1の導通及び
非導通を制御するように構成されている。That is, the NOR gate 1 as the P-channel transistor control unit and the NAND as the N-channel transistor control unit
The external input signal and the inverted output of the NAND gate 2 and the external input signal and the inverted output of the NOR gate 1 are input to the respective inputs of the gate 2, and the inverted output of the NOR gate 1 and the NAN
The inversion output of the D gate 2 controls the conduction and non-conduction of the P-channel transistor QP1 and the N-channel transistor QN1 of the output buffer.
第２図は第１図の実施例の動作を説明するための各部
の波形図である。以下に、第１図の実施例の動作につい
て第２図を参照して説明する。FIG. 2 is a waveform chart of each part for explaining the operation of the embodiment of FIG. The operation of the embodiment shown in FIG. 1 will be described below with reference to FIG.
第２図に示すように、時間t1から時間t2までの期間Z1
と、時間t3から時間t4までの期間Z2とは出力がハイイン
ピーダンスとなるが、少なくとも10nsは容量で保持して
いるため、出力バッファのＰチャネルトランジスタQP1
とＮチャネルトランジスタQN1とが共に導通状態となる
ことはない。As shown in FIG. 2 , a period Z 1 from time t 1 to time t 2
When, the output becomes high impedance in the period Z 2 from time t 3 to time t 4, since at least 10 ns is held in the capacitor, the output buffer P-channel transistor Q P1
And N channel transistor Q N1 do not both become conductive.
以上説明したように、本発明は、従来の出力回路に比
べて２個のトランジスタを削除できるので、ゲート容量
とMOSトランジスタのジャンクション容量を減少して消
費電流を減少できる効果がある。As described above, according to the present invention, since two transistors can be eliminated as compared with the conventional output circuit, there is an effect that the gate capacitance and the junction capacitance of the MOS transistor can be reduced to reduce the current consumption.
第１図は本発明の一実施例の回路図、第２図は第１図の
実施例の動作を説明するための各部の波形図、第３図は
従来の出力回路の一例の回路図、第４図は第３図の出力
回路の動作を説明するための各部の波形図である。 1,1a……NORゲート、2,2a……NANDゲート、3,4……イン
バータ、５……信号入力端子、６……出力端子、７〜12
……電源端子。FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a waveform diagram of each part for explaining the operation of the embodiment of FIG. 1, FIG. 3 is a circuit diagram of an example of a conventional output circuit, FIG. 4 is a waveform chart of each part for explaining the operation of the output circuit of FIG. 1, 1 a ...... NOR gates, 2, 2 a ...... NAND gate, 3,4 ...... inverter, 5 ...... signal input terminal, 6 ...... output terminal, 7-12
... Power supply terminal.
Claims (1)
NORゲートと、一方の入力端が前記信号入力端子に接続
されるNANDゲートと、入力端が前記NORゲートの出力端
に接続され出力端が前記NANDゲートの他方の入力端に接
続される第１のインバータと、入力端が前記NANDゲート
の出力端に接続され出力端が前記NORゲートの他方の入
力端に接続される第２のインバータと、ソースが第１の
電源端子に接続されゲートが前記第１のインバータの出
力端に接続されドレインが出力端子に接続される第１の
Ｐチャネルトランジスタと，ソースが第２の電源端子に
接続されゲートが前記第２のインバータの出力端に接続
されドレインが前記出力端子に接続される第１のＮチャ
ネルトランジスタとを備える出力回路において、前記NO
Rゲートは、ゲートが前記信号入力端子に接続されソー
スが第３の電源端子に接続される第２のＰチャネルトラ
ンジスタと、ソースが前記第２のＰチャネルトランジス
タのドレインに接続されゲートが前記第２のインバータ
の出力端に接続されドレインが前記第１のインバータの
入力端に接続される第３のＰチャネルトランジスタと、
ドレンイが前記第３のＰチャネルトランジスタのドレイ
ンに接続されゲートが前記信号入力端子に接続されソー
スが第４の電源端子に接続される第２のＮチャネルトラ
ンジスタとを有し、前記NANDゲートは、ゲートが前記信
号入力端子に接続されソースが第５の電源端子に接続さ
れドレインが前記第２のインバータの入力端に接続され
る第４のＰチャネルトランジスタと、ドレインが前記第
４のＰチャネルトランジスタのドレインに接続されゲー
トが前記第１のインバータの出力端に接続される第３の
Ｎチャネルトランジスタと、ドレインが前記第３のＮチ
ャネルトランジスタのソースに接続されゲートが前記信
号入力端子に接続されソースが第６の電源端子に接続さ
れる第４のＮチャネルトランジスタとを有することを特
徴とする出力回路。An input terminal is connected to a signal input terminal.
A NOR gate, a NAND gate having one input terminal connected to the signal input terminal, a first input terminal connected to an output terminal of the NOR gate, and an output terminal connected to the other input terminal of the NAND gate. A second inverter having an input terminal connected to the output terminal of the NAND gate and an output terminal connected to the other input terminal of the NOR gate, a source connected to the first power supply terminal, and a gate connected to the first power supply terminal. A first P-channel transistor having a drain connected to the output terminal of the first inverter and a drain connected to the output terminal; a source connected to the second power supply terminal and a gate connected to the output terminal of the second inverter; And a first N-channel transistor connected to the output terminal.
The R gate includes a second P-channel transistor having a gate connected to the signal input terminal and a source connected to the third power supply terminal, and a source connected to a drain of the second P-channel transistor and a gate connected to the second P-channel transistor. A third P-channel transistor connected to the output of the second inverter and having a drain connected to the input of the first inverter;
A second N-channel transistor having a drain connected to the drain of the third P-channel transistor, a gate connected to the signal input terminal, and a source connected to a fourth power supply terminal, wherein the NAND gate comprises: A fourth P-channel transistor having a gate connected to the signal input terminal, a source connected to the fifth power supply terminal, and a drain connected to the input terminal of the second inverter; and a drain connected to the fourth P-channel transistor A third N-channel transistor having a gate connected to the output terminal of the first inverter, a drain connected to the source of the third N-channel transistor, and a gate connected to the signal input terminal. An output circuit, comprising: a fourth N-channel transistor having a source connected to a sixth power supply terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315278A JP2699496B2 (en) | 1988-12-13 | 1988-12-13 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315278A JP2699496B2 (en) | 1988-12-13 | 1988-12-13 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159819A JPH02159819A (en) | 1990-06-20 |
| JP2699496B2 true JP2699496B2 (en) | 1998-01-19 |
Family
ID=18063486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63315278A Expired - Lifetime JP2699496B2 (en) | 1988-12-13 | 1988-12-13 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699496B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196729A (en) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | C-mos multiinput gate circuit |
| JPS62135013A (en) * | 1985-12-07 | 1987-06-18 | Nec Corp | Output circuit |
-
1988
- 1988-12-13 JP JP63315278A patent/JP2699496B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159819A (en) | 1990-06-20 |
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