JPH05173951A - データ転送システム - Google Patents

Abstract

(57)【要約】 【目的】 バス使用権の競合調整における切り替え時間
を短縮し、バス使用効率を向上させる。 【構成】 バスを最初に使用する装置に対するアクノリ
ッジ信号、および次にバスを使用する装置を選択するア
クノリッジ信号線２８、２９からの二つの信号を切り替
えるセレクタ２１、切り替えのタイミングを制御するセ
レクト信号制御回路２６、および選択したアクノリッジ
信号の情報送信ビット数を圧縮するエンコーダ２２を有
するアービタブロック６と、受信したアクノリッジ信号
をもとの情報に戻すデコーダ１１とバス転送の終了をア
ービタブロック６に通知する転送終了通知信号線４２と
を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ伝送におけるバ
ス上の競合調停に利用する。本発明は、バス上の使用権
の要求と使用権の許可を各装置とバスの競合調停回路の
間で時分割多重のシリアルの伝送方式で送受しバスの競
合調停を短時間で行い、バス使用効率を高めることがで
きるデータ転送システムに関する。

【０００２】

【従来の技術】従来この種のバス競合調停方式は、一つ
のバスに接続された複数の装置からのバス使用権要求を
１本の時分割多重によるシリアル伝送方式のバスリクエ
スト線を介して受け取り、各装置からのバスの使用権の
要求状態を判定しバスを使用する装置を決定するバス競
合調停回路と、ある装置がバスの使用権を認められてい
ることを各装置に対して通知するための１本の時分割多
重のシリアル伝送方式のバスアクノリッジ線により構成
されていた。

【０００３】図３に従来のこの種のバス競合調停方式に
よる構成例を示す。この例の全体の構成は、装置（１）
１００〜装置（ｉ）１０１〜装置（ｊ）１０２〜装置
（２５６）１０３の２５６個の装置、バス１０４、アー
ビタブロック１０５、および複数の制御線により構成さ
れる。各装置１００〜１０３は、バス転送回路１０６、
ドライバ１０７、タイミング制御回路１０８、シリアル
・パラレル変換回路１０９、セレクタ１１０、内部バス
リクエスト線１１１、制御線１１２、１１３、１１４、
２５６本の内部バスアクノリッジ線（０）１１５、およ
び内部バスアクノリッジ線（１）１１６により構成され
る。

【０００４】アービタブロック１０５は、シリアル・パ
ラレル変換回路１１７、パラレル・シリアル変換回路１
１８、バス競合調停回路１１９、タイミング制御回路１
２０、２５６本の内部バスリクエスト線１２１、２５６
本の内部バスアクノリッジ線１２２、および制御線１２
３、１２４、１２５により構成される。

【０００５】２５６個の装置間はバス１０４によって相
互に接続され、バス１０４を使用して互いにデータ転送
を行う。また、２５６個の装置とアービタブロック１０
５は時分割多重方式のバスリクエスト線１２６、時分割
多重方式のバスアクノリッジ線１２７、クロック線１２
８、およびフレームパルス線１２９により接続される。

【０００６】次に、このように構成された従来例の動作
について説明する。図４は従来例におけるタイミングチ
ャートである。

【０００７】各装置がバス１０４を介して自装置以外に
対してデータを転送しようとするとき、バス転送回路１
０６はアービタブロック１０５にバス１０４の使用権を
要求するために内部バスリクエスト線１１１に‘０’を
出力する。タイミング制御回路１０８は自装置の番号と
アービタブロック１０５のタイミング制御回路１２０か
らクロック線１２８およびフレームパルス線１２９を介
して与えられているクロックと、フレームパルスにより
時分割多重のバスリクエスト線１２６にバスリクエスト
を送出するタイミングとを判断し、制御線１１２を制御
して自装置に割り付けられたタイムスロットの間だけド
ライバ１０７を開き内部バスリクエスト線１１１に出力
された‘０’をバスリクエスト線１２６に出力する。

【０００８】アービタブロック１０５は、バスリクエス
ト線１２６に時分割多重されて送られてきた各装置から
のバスリクエストをタイミング制御回路１２０から制御
線１２４を介して与えられるタイミングに従ってシリア
ル・パラレル変換回路１１７で各装置ごとの２５６本の
内部バスリクエストに変換し内部バスリクエスト線１２
１に送出する。

【０００９】バス競合調停回路１１９は、タイミング制
御回路１２０から制御線１２５を介して与えられるタイ
ミングにしたがって１フレーム（フレームパルスが
‘０’から‘０’までの間）ごとに内部バスリクエスト
線１２１の状態を調べバス１０４の使用者を決定する。
また、バス競合調停回路１１９は、内部バスリクエスト
線１２１の値が全て‘１’の状態から２５６本の内部バ
スリクエスト線１２１の値のうち任意の一つ以上が
‘０’になった状態に変わった後の最初のフレームパル
スが‘０’でクロックが立ち下がった時点でバス１０４
の競合調停を行い、内部バスリクエスト線１２１が
‘０’になっている装置の中からバス１０４を使用する
装置を一つを選択し、２５６本の内部バスアクノリッジ
線１２２のうち最初にバス１０４を使用する装置に対応
する一つに‘０’を出力する。

【００１０】内部バスアクノリッジ線１２２に示される
バス１０４を使用する装置に対するバスアクノリッジは
内部バスリクエスト線１２１の該当する装置のバスリク
エストが‘１’になるまで出力される。内部バスアクノ
リッジ線１２２に出力されているバスアクノリッジの状
態はタイミング制御回路１２０から制御線１２３を介し
て与えられたタイミングに従いパラレル・シリアル変換
回路１１８により時分割多重されバスアクノリッジ線１
２７に出力される。

【００１１】各装置ではタイミング制御回路１０８がア
ービタブロック１０５のタイミング制御回路１２０から
クロック線１２８、フレームパルス線１２９を介して与
えられたクロックとフレームパルスを基にシリアル・パ
ラレル変換のタイミングを生成しこれを制御線１１３を
介してシリアル・パラレル変換回路１０９に与え、シリ
アル・パラレル変換回路１０９はバスアクノリッジ線１
２７に時分割多重されて出力されたバスアクノリッジの
状態を１フレームごとに各装置対応に分解しそれぞれ２
５６本の内部バスアクノリッジ線（０）１１５に出力す
る。

【００１２】各装置では装置ごとに出力された２５６本
の内部バスアクノリッジ線（０）１１５の中からセレク
タ１１０が制御線１１４を介してセレクタ１１０に与え
られた装置番号により自装置に与えられたバスアクノリ
ッジを選択して内部バスアクノリッジ線（１）１１６に
出力する。

【００１３】バス転送回路１０６は、内部バスアクノリ
ッジ線（１）１１６に‘０’が出力されるとバス１０４
の使用権が認められたと判断しバス１０４を介して他の
装置にデータを転送する。バス転送回路１０６はデータ
の転送が終了すると内部バスリクエスト線１２６に
‘１’を出力する。

【００１４】アービタブロック１０５ではそれまでバス
アクノリッジ線１２７経由でバス１０４の使用権を認め
ていた装置の内部バスリクエスト線１２１がいったん
‘１’になったことを検出し、それまでバスアクノリッ
ジ線１２７経由でバス１０４を使用する権利を与えてい
た装置以外の装置からの内部バスリクエスト１２１のう
ち一つ以上が‘０’、すなわちバス使用権要求中である
ことを検出するとフレームパルスが‘０’でかつクロッ
クが立ち下がった時点でバス競合調停回路１１９が次に
バス１０４を使用する装置を選択し、内部バスアクノリ
ッジ線１２２の内該当する一つに‘０’を出力する。

【００１５】図４は装置（ｉ）１０１と装置（ｊ）１０
２がほぼ同時期にバス使用権を要求した場合を例として
示すタイミングチャートである。この例では装置（ｉ）
１０１の内部バスリクエスト線１１１が‘０‘になった
後に装置（ｊ）１０２の内部バスリクエスト線１１１が
‘０’になり、これらをバスリクエスト線１２６経由で
アービタブロック１０５に送り、アービタブロック１０
５のシリアル・パラレル変換回路１１７で再び装置
（ｉ）１０１、装置（ｊ）１０２の内部バスリクエスト
線１２１に分けられる。アービタブロック１０５のバス
競合調停回路１１９は装置（ｉ）１０１をバス使用者と
して定め、内部バスアクノリッジ線１２２、パラレル・
シリアル変換回路１１８、バスアクノリッジ線１２８を
経由して各装置にこれを通知する。

【００１６】装置（ｉ）１０１ではシリアル・パラレル
変換回路１０９、内部バスアクノリッジ線（０）１１
５、セレクタ１１０、内部バスアクノリッジ線（１）１
１６を経由してバス転送回路１０６がバスの使用権を与
えられたことを認識しバス転送を行う。装置（ｉ）１０
１のデータ転送が終了すると、装置（ｉ）１０１はバス
リクエスト線１２６を経由してアービタブロック１０５
のバス競合調停回路１１９にバスリクエストの終了を通
知し、すなわち‘１’を出力し、これをシリアル・パラ
レル変換回路１１７、内部バスリクエスト線１２１経由
でバス競合調停回路１１９が検出すると、装置（ｊ）１
０２をバス使用者として定め、内部バスアクノリッジ線
１２２、パラレル・シリアル変換回路１１８、バスアク
ノリッジ線１２７を経由して各装置にこれを通知する。
装置（ｊ）１０２ではシリアル・パラレル変換回路１０
９、内部バスアクノリッジ線（０）１１５、セレクタ１
１０、内部バスアクノリッジ線（１）１１６を経由して
バス転送回路１０６がバスの使用権を与えられたことを
認識しバス転送を行う。

【００１７】

【発明が解決しようとする課題】上述した従来のバス調
停方式は、各装置からのバス使用権要求を１本の時分割
多重によるシリアル伝送方式のバスリクエスト線を介し
てバス調停回路に送り、ある装置がバスの使用権を認め
られていることを各装置に対して１本の時分割多重のシ
リアル伝送方式のバスアクノリッジ線により送信してい
るため、バスの使用権要求が競合している場合、ある装
置がいったんバスの使用権を得て転送を行い、この転送
が終了して次の装置にバスの使用権が移るまでに時間が
かかる欠点がある。

【００１８】すなわち、バスを使用し終わった装置が内
部においてバス使用権要求を取り下げたとしても、これ
がバスリクエスト線のあるタイムスロットに挿入されて
送信され、これを何本かのパラレルのバスリクエストに
変換してバス競合調停回路がバスを使用している装置の
バス使用権要求取り下げを認識するまでの時間と、バス
競合調停回路がある装置から別の装置にバスの使用権を
移し、これが各装置に対応するタイムスロットに挿入さ
れてシリアル情報に変換されバスアクノリッジ線を介し
て各装置に送信され、各装置が再びこれを各装置対応の
情報に変換してバスの使用権が移ったことを認識するま
での時間とが必要となり、この間はどの装置もバスを使
用できなくなる欠点がある。

【００１９】この損失時間は装置が多く、必要となるタ
イムスロット数が多いほど、またシリアル伝送のスピー
ドが遅ければ遅いほど大きくなり、実際にバス上でデー
タ転送を行う時間に対するこの損失時間の割合が増加し
バスの使用効率が低下する。

【００２０】一般に各装置とバス競合調停回路間のバス
リクエストとバスアクノリッジ用の信号線を各装置個別
に接続するスター型の接続形態では、バスに接続される
装置数が多くなるにつれてバスリクエストとバスアクノ
リッジ用の信号線数が増加し接続を実現することが困難
となる。このようなシリアルの時分割型の接続形態では
バスに接続される装置が多くなってもバスリクエスト、
バスアクノリッジ用の信号線数が増えないという利点は
あるが、装置数が多くなると損失時間が大きくなり、バ
ス使用効率を低下させる問題がある。

【００２１】本発明はこのような問題を解決するもの
で、バス使用権の競合調整における切り替え時間を短縮
し、バス使用効率を向上させることができるシステムを
提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、一つのバスに
接続された複数の装置がバスリクエスト線、バスアクノ
リッジ線、クロック線、およびフレームパルス線を介し
てアービタブロックに接続され、前記アービタブロック
に、前記複数の装置による前記バスの競合を調停するバ
ス競合調停回路と、前記クロック線に出力するクロック
信号のタイミングを制御するタイミング制御回路とを備
え、前記複数の装置それぞれに、前記タイミング制御回
路からのクロック信号およびフレームパルス信号にした
がって自装置に与えられたバスアクノリッジを選択する
手段と、その選択により他装置にデータを転送するバス
転送回路とを備えたデータ転送システムにおいて、前記
複数の装置それぞれの前記バス転送回路が前記アービタ
ブロックに前記バスの使用を終了したことを通知する転
送終了通知信号線を設け、前記アービタブロックに、前
記転送終了通知信号線から終了通知を受けたときに前記
複数の装置へのアクノリッジを切り替えるセレクト信号
制御回路と、前記バス競合調停回路による装置の指定に
したがって内部バスアクノリッジ線を選択するセレクタ
と、このセレクタが選択した内部バスアクノリッジ線を
所定の本数の内部バスアクノリッジ線に変換するエンコ
ーダとを備えたことを特徴とする。

【００２３】前記バス競合調停回路に、前記バスリクエ
スト線を介して受信したバス使用要求を判定し前記バス
を使用する装置を決定して前記装置数と同数のアクノリ
ッジ信号を送出する手段を含み、前記複数の装置それぞ
れに、前記バス競合調停回路から前記バスアクノリッジ
線を介して送信されたバスアクノリッジ信号をデコード
して自装置のバス使用権を判定し前記バス転送回路に通
知する手段を備え、前記複数の装置から前記バス競合調
停回路へ前記バスリクエスト線を介して送信されるバス
使用権要求は、時分割多重によるシリアル伝送方式によ
って行われることが望ましい。

【００２４】

【作用】アービタブロックのバス競合調停回路がバスリ
クエスト線を介して各装置から送出されるバス使用権の
要求を受信し、その要求を判定してバスを使用する装置
を決定し、決定した装置数と等しい数のアクノリッジ信
号を出力する。エンコーダがその信号の転送ビット数を
圧縮してバスアクノリッジ線を介して各装置に通知する
とともに、次のバス使用装置をあらかじめ決定し、バス
使用権が認められていた装置がバス転送を終了した後
に、各装置へのバスアクノリッジ通知切り替えのタイミ
ングにしたがって最短時間で各装置へのバスアクノリッ
ジ通知の切替えを行い、次のバス使用装置に対し使用許
可信号を送出する。使用許可信号を受けた装置はその信
号をデコードして自装置のバス使用権を判定する。

【００２５】これにより、バスの使用権をもっていた装
置から次の装置に使用権が移るまでの時間を短縮するこ
とができ、バスの使用効率を向上させることができる。

【００２６】

【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。

【００２７】本発明実施例は、一つのバス５に接続され
た複数の装置（１〜ｉ〜ｊ〜２５５）１〜４がバスリク
エスト線３７、バスアクノリッジ線３８、クロック線３
９、およびフレームパルス線４０、４１を介してアービ
タブロック６に接続され、アービタブロック６に、複数
の装置（１〜ｉ〜ｊ〜２５５）１〜４によるバス５の競
合を調停するバス競合調停回路２４と、クロック線３９
に出力するクロック信号のタイミングを制御するタイミ
ング制御回路２５とを備え、複数の装置（１〜ｉ〜ｊ〜
２５５）１〜４それぞれに、タイミング制御回路２５か
らのクロック信号およびフレームパルス信号にしたがっ
て自装置に与えられたバスアクノリッジを選択する手段
を構成するタイミング制御回路９、シリアル・パラレル
変換回路１０、デコーダ１１、およびセレクタ１２と、
その選択により他装置にデータを転送するバス転送回路
７およびドライバ８とを備え、さらに、本発明の特徴と
して、複数の装置（１〜ｉ〜ｊ〜２５５）１〜４それぞ
れのバス転送回路７がアービタブロック６にバスの使用
を終了したことを通知する転送終了通知信号線４２を設
け、アービタブロック６に、転送終了通知信号線４２か
ら終了通知を受けたときに複数の装置（１〜ｉ〜ｊ〜２
５５）１〜４へのアクノリッジを切り替えるセレクト信
号制御回路２６と、バス競合調停回路２４による装置の
指定にしたがって内部バスアクノリッジ線を選択するセ
レクタ２１と、このセレクタ２１が選択した内部バスア
クノリッジ線を所定の本数の内部バスアクノリッジ線に
変換するエンコーダ２２とを備え、バス競合調停回路２
４に、バスリクエスト線３７を介して受信したバス使用
要求を判定しバス５を使用する装置を決定して装置数と
同数のアクノリッジ信号を送出する手段を含み、複数の
装置（１〜ｉ〜ｊ〜２５５）１〜４それぞれに、バス競
合調停回路２４からバスアクノリッジ線３８を介して送
信されたバスアクノリッジ信号をデコードして自装置の
バス使用権を判定しバス転送回路７に通知する手段を備
える。複数の装置（１〜ｉ〜ｊ〜２５５）１〜４からバ
ス競合調停回路２４へバスリクエスト線３７を介して送
信されるバス使用権要求は、時分割多重によるシリアル
伝送方式によって行われる。

【００２８】次に、このように構成された本実施例の動
作について説明する。図２は本発明実施例における動作
のタイミングチャートである。

【００２９】各装置がバス５を介して自装置以外の装置
に対してデータを転送しようとするとき、バス転送回路
７はアービタブロック６にバス５の使用権を要求するた
めに内部バスリクエスト線１３に‘０’を出力する。タ
イミング制御回路９は、自装置の番号とアービタブロッ
ク６のタイミング制御回路２５からクロック線３９とフ
レームパルス線４０を介して与えられているクロック、
および２５６ｂｉｔごとのフレームパルスにより時分割
多重のバスリクエスト線３７にバスリクエストを送出す
るタイミングを判断し、制御線１４を制御して自装置に
割り付けられたタイムスロットの間のみドライバ８を開
き内部バスリクエスト線１３に出力された‘０’をバス
リクエスト線３７に出力する。

【００３０】アービタブロック６はバスリクエスト線３
７に時分割多重されて送られてきた各装置からのバスリ
クエストをタイミング制御回路２５から制御線３４を介
して与えられるタイミングに従ってシリアル・パラレル
変換回路２０で各装置ごとの２５５本の内部バスリクエ
ストに変換し内部バスリクエスト線２７に送出する。

【００３１】バス競合調停回路２４はタイミング制御回
路２５から制御線３２を介して与えられるタイミングに
したがって１フレーム（フレームパルスが‘０’から
‘０’までの間）ごとに内部バスリクエスト２７の状態
を調べバス５の使用者を決定する。バス競合調停回路２
４は内部バスリクエスト線２７の値が全て‘１’の状態
から２５５本の内部バスリクエスト線２７の値のうち任
意の一つ以上が‘０’になった状態に変わった後の最初
のフレームパルスが‘０’でクロックが立ち下がった時
点でバス５の競合調停を行う。

【００３２】このとき複数の内部バスリクエスト線２７
の値が‘０’であれば、この中から最初にバス５を使用
する装置を一つを選択し、かつ二番目にバス５を使用す
る装置を一つ選択し、もしセレクト信号制御回路２６か
ら制御線３６を介して与えられるセレクト信号が‘０’
ならば２５５本の内部バスアクノリッジ線（０）２８の
うち最初にバス５を使用する装置に対応する一つに
‘０’を出力し、２５５本の内部バスアクノリッジ線
（１）２９のうち二番目にバス５を使用する装置に対応
する一つに‘０’を出力する。

【００３３】セレクト信号が‘１’のときには最初にバ
ス５を使用する装置を内部バスアクノリッジ線（１）２
９に、二番目にバス５を使用する装置をバスアクノリッ
ジ線（０）２８上に出力する。また、競合調停時に内部
バスリクエスト線２７の値が唯一つ‘０’であった場合
は二番目にバス５を使用する装置は選択されず、セレク
ト信号が‘０’の場合には内部バスアクノリッジ線
（１）２９、セレクト信号が‘１’である場合には内部
バスアクノリッジ線（０）２８に全て‘１’が出力され
る。さらに、競合調停時に内部バスリクエスト線２７の
値が全て‘１’であった場合は一番目二番目にバス５を
使用する装置は選択されず、内部バスアクノリッジ線
（１）２９、内部バスアクノリッジ線（０）２８に全て
‘１’が出力される。

【００３４】内部バスアクノリッジ線（０）２８、また
は内部バスアクノリッジ線（１）２９に示される最初に
バス５を使用する装置に対する内部バスアクノリッジは
内部バスリクエスト線２７の該当する装置のバスリクエ
ストが‘１’になるまで出力され続ける。

【００３５】一方、内部バスアクノリッジ線（０）２
８、または内部バスアクノリッジ線（１）２９に示され
る次にバス５を使用する装置に対する内部バスアクノリ
ッジは、先に述べたように始めに該当する装置が存在せ
ず内部バスアクノリッジ線（０）２８、または内部バス
アクノリッジ線（１）２９に全て‘１’が出力されてい
たとしても、最初にバス５を使用する装置に対する内部
バスアクノリッジを出力中に新たに他の装置からの内部
バスリクエスト線３０が‘０’になった場合には、フレ
ームパルスが‘０’でかつクロックが立ち下がった時点
でバス競合調停回路２４が次にバス５を使用する装置を
選択し、内部バスアクノリッジ線（０）２８、または内
部バスアクノリッジ線（１）２９の該当するバスアクノ
リッジに‘０’を出力する。

【００３６】内部バスアクノリッジ線（０）２８、およ
び内部バスアクノリッジ線（１）２９に出力されている
バスアクノリッジのうち最初にバス５を使用する装置を
示すバスアクノリッジがセレクト信号制御回路２６から
の制御信号３６によりセレクタ２１で選択され内部バス
アクノリッジ線（２）３０に出力される。２５６本（２
５５＋使用者無し）の内部バスアクノリッジ線（２）３
０はエンコーダ２２によって８本の内部バスアクノリッ
ジ線（３）３１に変換される。８本の内部バスアクノリ
ッジ線（３）３１の状態はタイミング制御回路２５から
制御線３５を介して与えられたタイミングに従い８ｂｉ
ｔごとにパラレル・シリアル変換回路２３により時分割
多重されバスアクノリッジ線３８に出力される。

【００３７】各装置ではタイミング制御回路９がアービ
タブロック６のタイミング制御回路２５からクロック線
３５、フレームパルス線４１を介して与えられたクロッ
クと８ｂｉｔごとのフレームパルスを基にシリアル・パ
ラレル変換のタイミングを生成し、これを制御線１５を
介してシリアル・パラレル変換回路１０に与え、シリア
ル・パラレル変換回路１０はバスアクノリッジ線３８に
時分割多重されて出力されたバスアクノリッジの状態を
１フレームごとに８本の内部バスアクノリッジ線（０）
１７に出力する。８本の内部バスアクノリッジ線（０）
１７はデコーダ１１によって２５６本（１本は該当者な
し）の内部バスアクノリッジ線（１）１８に変換され、
制御線１６により与えられた装置番号によりセレクタ１
２で自装置に該当するアクノリッジが内部バスアクノリ
ッジ線（２）１９として選択される。

【００３８】バス転送回路７は内部バスアクノリッジ線
（２）１９に‘０’が出力されるとバス５の使用権が認
められたと判断しバス５を介して他の装置にデータを転
送する。バス転送回路７はデータの転送が終了すると内
部バスリクエスト線１５に‘１’を出力し、転送終了通
知信号線４２に一定時間‘０’を出力する。

【００３９】アービタブロック６のセレクト信号制御回
路２６は転送終了信号が‘０’になったことを検出する
とタイミング制御回路２５から制御線３３を介して受け
取ったタイミングに従いフレームパルス線４１上のフレ
ームパルスが‘０’になる直前で転送終了信号が‘０’
になる以前のセレクト信号が‘０’ならばセレクト信号
を‘１’に切り替え、転送終了信号が‘０’になる以前
のセレクト信号が‘１’ならばセレクト信号を‘０’に
切り替える。

【００４０】セレクト信号が‘０’から‘１’に切り替
わるとバスアクノリッジが切り替わる。このときもし内
部バスアクノリッジ線（０）２８経由でバス５の使用権
が認められていた装置以外の一つ以上の装置がバス５の
使用を要求していれば、内部バスアクノリッジ線（１）
２９に次にバス５を使用する装置が各装置に対して示さ
れているため、内部バスアクノリッジ線（０）２８でバ
ス５の使用権が認められていたある装置が転送終了信号
に‘０’を出力した後に内部バスアクノリッジ線（１）
２９経由でバス５を使用する権利を与えられていた装置
がバス５の使用権を与えられることになる。

【００４１】その後アービタブロック６ではそれまで内
部バスアクノリッジ線（０）２８経由でバス５の使用権
を認めていた装置の内部バスリクエスト２７がいったん
‘１’になったことを検出し、現在内部バスアクノリッ
ジ線（１）２９がバス５を使用する権利を与えている装
置以外の装置からの内部バスリクエスト線２７の値のう
ち一つ以上が‘０’、すなわちバス使用権要求中である
ことを検出するとフレームパルスが‘０’でかつクロッ
クが立ち下がった時点でバス競合調停回路２４がさらに
次にバス５を使用する装置を選択し、内部バスアクノリ
ッジ線（０）２８の内該当する一つに‘０’を出力す
る。セレクト信号が‘１’から‘０’に切り替わる場合
も同様である。

【００４２】こうした動作を繰り返すことにより、ある
装置にバス５の使用権を与えている間に次にバスを使用
する装置に対してあらかじめ次のバス使用権を決定して
おき転送終了通知信号により現在のバス使用者と次のバ
ス使用者を示すバスアクノリッジ線を切り替えてゆき、
かつバスアクノリッジをエンコードまたはデコードする
ことによりバスアクノリッジ信号がある装置から別の装
置に移るまでに必要なバスリクエスト線３７へのバスリ
クエスト停止（‘１’出力）送出までのタイムスロット
待ち時間、シリアル・パラレル変換時間、バスアクノリ
ッジのパラレル・シリアル・パラレル変換の時間を短縮
することができる。

【００４３】図２は装置（ｉ）２と装置（ｊ）３がほぼ
同時期にバス使用権を要求した場合のタイミングチャー
トであり、この場合は装置（ｉ）２の内部バスリクエス
ト線１３が‘０’になった後装置（ｊ）３の内部バスリ
クエスト線１３が‘０’になり、これらをバスリクエス
ト線３７経由でアービタブロック６に送りアービタブロ
ック６のシリアル・パラレル変換回路２０で再び装置
（ｉ）２、装置（ｊ）３の内部バスリクエスト線２７に
分けられる。アービタブロック６のバス競合調停回路２
４は装置（ｉ）２を最初のバス使用者、装置（ｊ）２を
次のバス使用者として定め内部バスアクノリッジ線
（０）２８に装置（ｉ）２を指定し、内部バスアクノリ
ッジ線（１）２９に装置（ｊ）３を指定する。

【００４４】セレクタ２１では内部バスアクノリッジ線
（０）２８が選択され内部バスアクノリッジ線（２）３
０に出力され、さらにパラレル・シリアル変換回路２３
およびバスアクノリッジ線３９を経由して各装置にこれ
を通知する。装置（ｉ）２はシリアル・パラレル変換回
路１０、内部バスアクノリッジ線（０）１７、デコーダ
１１、セレクタ１２、内部バスアクノリッジ線（１）１
８、および内部バスアクノリッジ線（２）１９を経由し
てバス転送回路７がバスの使用権を与えられたことを認
識しバス転送を行う。

【００４５】装置（ｉ）２のデータ転送が終了すると装
置（ｉ）２は転送終了通知信号線４２を経由してアービ
タブロック６のセレクト信号制御回路２６に転送の終了
を通知し、これによりセレクト信号制御回路２６はフレ
ームパルス線４１上の次のフレームパルスの直前で制御
信号３６を‘０’から‘１’に切り替える。このとき装
置（ｊ）３のシリアル・パラレル変換回路１０、内部バ
スアクノリッジ線（０）１７、デコーダ１１、セレクタ
１２、内部バスアクノリッジ線（１）１８、および内部
バスアクノリッジ線（２）１９を経由してバス転送回路
７がバスの使用権を与えられたことを認識しバス転送を
行う。このような動作により装置（ｉ）２が転送終了通
知線４２に‘０’を出力した後にバス５の使用者が装置
（ｉ）２から装置（ｊ）３に移る。

【００４６】

【発明の効果】以上説明したように本発明によれば、バ
スの使用権がある装置から別の装置に移るまでに必要な
時間を短縮することができ、バスの使用効率を向上させ
ることができる効果がある。

【図面の簡単な説明】

【図１】本発明実施例の構成を示すブロック図。

【図２】本発明実施例における動作のタイミングチャー
ト。

【図３】従来例の構成を示すブロック図。

【図４】従来例における動作のタイミングチャート。

【符号の説明】

１、１００ 装置（１） ２、１０１ 装置（ｉ） ３、１０２ 装置（ｊ） ４ 装置（２５５） ５、１０４ バス ６、１０５ アービタブロック ７、１０６ バス転送回路 ８、１０７ ドライバ ９、２５、１０８、１２０ タイミング制御回路 １０、２０、１０９、１１７ シリアル・パラレル変
換回路 １１ デコーダ １２、２１、１１０ セレクタ １３、２７、１１１、１２１ 内部バスリクエスト線 １４、１５、１６、３２、３３、３４、３５、３６、１
１２、１１３、１１４、１２３、１２４、１２５ 制
御線 １７、２８、１１５ 内部バスアクノリッジ線（０） １８、２９、１１６ 内部バスアクノリッジ線（１） １９、３０ 内部バスアクノリッジ線（２） ２２ エンコーダ ２３、１１８ パラレル・シリアル変換回路 ２４、１１９ バス競合調停回路 ２６ セレクト信号制御回路 ３１ 内部バスアクノリッジ線（３） ３７、１２６ バスリクエスト線 ３８、１２７ バスアクノリッジ線 ３９、１２８ クロック線 ４０、４１、１２９ フレームパルス線 ４２ 転送終了通知信号線 １０３ 装置（２５６） １２２ 内部バスアクノリッジ線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一つのバスに接続された複数の装置がバ
   スリクエスト線、バスアクノリッジ線、クロック線、お
   よびフレームパルス線を介してアービタブロックに接続
   され、 前記アービタブロックに、 前記複数の装置による前記バスの競合を調停するバス競
   合調停回路と、 前記クロック線に出力するクロック信号のタイミングを
   制御するタイミング制御回路とを備え、 前記複数の装置それぞれに、 前記タイミング制御回路からのクロック信号およびフレ
   ームパルス信号にしたがって自装置に与えられたバスア
   クノリッジを選択する手段と、 その選択により他装置にデータを転送するバス転送回路
   とを備えたデータ転送システムにおいて、 前記複数の装置それぞれの前記バス転送回路が前記アー
   ビタブロックに前記バスの使用を終了したことを通知す
   る転送終了通知信号線を設け、 前記アービタブロックに、 前記転送終了通知信号線から終了通知を受けたときに前
   記複数の装置へのアクノリッジを切り替えるセレクト信
   号制御回路と、 前記バス競合調停回路による装置の指定にしたがって内
   部バスアクノリッジ線を選択するセレクタと、 このセレクタが選択した内部バスアクノリッジ線を所定
   の本数の内部バスアクノリッジ線に変換するエンコーダ
   とを備えたことを特徴とするデータ転送システム。
2. 【請求項２】 前記バス競合調停回路に、前記バスリク
   エスト線を介して受信したバス使用要求を判定し前記バ
   スを使用する装置を決定して前記装置数と同数のアクノ
   リッジ信号を送出する手段を含み、 前記複数の装置それぞれに、前記バス競合調停回路から
   前記バスアクノリッジ線を介して送信されたバスアクノ
   リッジ信号をデコードして自装置のバス使用権を判定し
   前記バス転送回路に通知する手段を備えた請求項１記載
   のデータ転送システム。
3. 【請求項３】 前記複数の装置から前記バス競合調停回
   路へ前記バスリクエスト線を介して送信されるバス使用
   権要求は、時分割多重によるシリアル伝送方式によって
   行われる請求項１記載のデータ転送システム。