JPH05160709A - 高速論理入力回路 - Google Patents
高速論理入力回路Info
- Publication number
- JPH05160709A JPH05160709A JP3348922A JP34892291A JPH05160709A JP H05160709 A JPH05160709 A JP H05160709A JP 3348922 A JP3348922 A JP 3348922A JP 34892291 A JP34892291 A JP 34892291A JP H05160709 A JPH05160709 A JP H05160709A
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Abstract
(57)【要約】
【目的】外部からの論理入力信号を、そのしきい値レベ
ルあるいは振幅レベルの多少の変化にもかかわらず、一
定の伝達遅延でもって安定的に内部論理回路に伝達させ
る。 【構成】外部から入力される２相論理信号の正論理と負
論理間の差だけを検出し、この検出結果をいったん一定
の小振幅レベルで出力させてから所定の振幅レベルまで
増幅する。 【効果】入力信号の論理状態だけが伝達されて必要なレ
ベルまで増幅される。
ルあるいは振幅レベルの多少の変化にもかかわらず、一
定の伝達遅延でもって安定的に内部論理回路に伝達させ
る。 【構成】外部から入力される２相論理信号の正論理と負
論理間の差だけを検出し、この検出結果をいったん一定
の小振幅レベルで出力させてから所定の振幅レベルまで
増幅する。 【効果】入力信号の論理状態だけが伝達されて必要なレ
ベルまで増幅される。
Description
【０００１】
【産業上の利用分野】本発明は、高速論理入力回路、さ
らにはクロックのような高速の論理信号をＣＭＯＳ回路
またはＢｉ−ＣＭＯＳ回路で構成されたＬＳＩの内部回
路に導入する高速論理回路に適用して有効な技術に関す
るものであって、たとえば数十〜数百ＭＨｚのクロック
にて動作するカラーパレットＬＳＩに利用して有効な技
術に関するものである。
らにはクロックのような高速の論理信号をＣＭＯＳ回路
またはＢｉ−ＣＭＯＳ回路で構成されたＬＳＩの内部回
路に導入する高速論理回路に適用して有効な技術に関す
るものであって、たとえば数十〜数百ＭＨｚのクロック
にて動作するカラーパレットＬＳＩに利用して有効な技
術に関するものである。
【０００２】
【従来の技術】図４は従来のこの種の高速論理入力回路
の概要を示す。同図に示す高速論理入力回路１０１は、
外部から入力される２相のＥＣＬ信号あるいは疑似ＥＣ
Ｌ信号Ｖｉｎ１を、一定の基準電圧Ｖｒｅｆによって入
力しきい値が設定されたＥＣＬ回路によって増幅する初
段回路１と、この初段回路１の出力をＣＭＯＳまたはＢ
ｉ−ＣＭＯＳの論理レベルに変換して後段の内部論理回
路１０２に与えるレベル変換回路３とによって構成され
ていた。この高速論理回路１０１は、たとえばクロック
のような高速論理信号を、ＬＳＩ内のＣＭＯＳまたはＢ
ｉ−ＣＭＯＳ回路によって構成されている内部論理回路
１０２に外部から導入するインターフェイス部分に使用
されている（たとえば、日経マグロウヒル社刊行「日経
エレクトロニクス １９８６年１２月１５日号 ｎｏ．
４１０」１２９〜１４６ページを参照）。
の概要を示す。同図に示す高速論理入力回路１０１は、
外部から入力される２相のＥＣＬ信号あるいは疑似ＥＣ
Ｌ信号Ｖｉｎ１を、一定の基準電圧Ｖｒｅｆによって入
力しきい値が設定されたＥＣＬ回路によって増幅する初
段回路１と、この初段回路１の出力をＣＭＯＳまたはＢ
ｉ−ＣＭＯＳの論理レベルに変換して後段の内部論理回
路１０２に与えるレベル変換回路３とによって構成され
ていた。この高速論理回路１０１は、たとえばクロック
のような高速論理信号を、ＬＳＩ内のＣＭＯＳまたはＢ
ｉ−ＣＭＯＳ回路によって構成されている内部論理回路
１０２に外部から導入するインターフェイス部分に使用
されている（たとえば、日経マグロウヒル社刊行「日経
エレクトロニクス １９８６年１２月１５日号 ｎｏ．
４１０」１２９〜１４６ページを参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述した従来の高
速論理入力回路１０１では、外部から入力される論理信
号のしきい値レベルあるいは振幅レベルが少しでも変化
すると、振幅拡大を行なうために高利得増幅を行なう初
段回路１内のバイポーラトランジスタＱ１３，Ｑ１４が
飽和して伝達遅延が大きくなってしまう。そして、この
飽和が生じたり生じなかったりすることで、内部論理回
路１０２に与えられる論理信号の位相あるいはタイミン
グが大きく乱れてしまう、という問題が生じていた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述した従来の高
速論理入力回路１０１では、外部から入力される論理信
号のしきい値レベルあるいは振幅レベルが少しでも変化
すると、振幅拡大を行なうために高利得増幅を行なう初
段回路１内のバイポーラトランジスタＱ１３，Ｑ１４が
飽和して伝達遅延が大きくなってしまう。そして、この
飽和が生じたり生じなかったりすることで、内部論理回
路１０２に与えられる論理信号の位相あるいはタイミン
グが大きく乱れてしまう、という問題が生じていた。
【０００４】本発明の目的は、外部からの論理入力信号
を、そのしきい値レベルあるいは振幅レベルの多少の変
化にもかかわらず、一定の伝達遅延でもって安定的に内
部論理回路に伝達させる、という技術を提供することに
ある。本発明の前記ならびにそのほかの目的と特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
を、そのしきい値レベルあるいは振幅レベルの多少の変
化にもかかわらず、一定の伝達遅延でもって安定的に内
部論理回路に伝達させる、という技術を提供することに
ある。本発明の前記ならびにそのほかの目的と特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、外部から入力される２
相論理信号の正論理と負論理間の差だけを検出し、この
検出結果をいったん一定の小振幅レベルで出力させた
後、所定の振幅レベルまで増幅してＣＭＯＳまたはＢｉ
−ＣＭＯＳの論理レベルに変換させる、というものであ
る。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、外部から入力される２
相論理信号の正論理と負論理間の差だけを検出し、この
検出結果をいったん一定の小振幅レベルで出力させた
後、所定の振幅レベルまで増幅してＣＭＯＳまたはＢｉ
−ＣＭＯＳの論理レベルに変換させる、というものであ
る。
【０００６】
【作用】上述した手段によれば、外部からの２相入力論
理信号のうち、そのしきい値レベルおよび振幅レベルつ
いては初段回路にていったんキャンセルされ、その論理
状態だけが伝達されて必要なレベルまで増幅されるよう
になる。これにより、外部からの論理入力信号を、その
しきい値レベルあるいは振幅レベルの多少の変化にもか
かわらず、一定の伝達遅延でもって安定的に内部論理回
路に伝達させる、という目的が達成される。
理信号のうち、そのしきい値レベルおよび振幅レベルつ
いては初段回路にていったんキャンセルされ、その論理
状態だけが伝達されて必要なレベルまで増幅されるよう
になる。これにより、外部からの論理入力信号を、その
しきい値レベルあるいは振幅レベルの多少の変化にもか
かわらず、一定の伝達遅延でもって安定的に内部論理回
路に伝達させる、という目的が達成される。
【０００７】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。図１は本発明の技術
が適用された高速論理入力回路の一実施例を示したもの
であって、１０１はＬＳＩ（大規模半導体集積回路装
置）の入力インターフェイス部に配置される高速論理入
力回路である。高速論理入力回路１０１は、初段回路
１、中間増幅回路２、レベル変換回路３によって構成さ
れている。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。図１は本発明の技術
が適用された高速論理入力回路の一実施例を示したもの
であって、１０１はＬＳＩ（大規模半導体集積回路装
置）の入力インターフェイス部に配置される高速論理入
力回路である。高速論理入力回路１０１は、初段回路
１、中間増幅回路２、レベル変換回路３によって構成さ
れている。
【０００８】初段回路１は、バイポーラトランジスタＱ
１１，Ｑ１２によるエミッタフォロワ入力回路と、バイ
ポーラトランジスタＱ１３，Ｑ１４によるＥＣＬ（エミ
ッタ結合論理）型の差動回路とによって構成され、外部
から入力される２相論理信号Ｖｉｎ１の正論理（＋Ｖｉ
ｎ１）と負論理（−Ｖｉｎ１）間の差を検出する。この
検出出力Ｖｏｕｔ１は正論理と負論理の２相で出力され
るる。この初段回路１におけるＥＣＬ差動回路の出力レ
ベルは、Ｑ１３，Ｑ１４の共通エミッタから基準電位Ｇ
ＮＤに流す定電流Ｉ１の大きさと、Ｑ１３，Ｑ１４の各
コレクタと電源電位Ｖｃｃとの間にそれぞれに接続され
るコレクタ負荷抵抗（インピーダンス）Ｚ１，Ｚ１の値
を選ぶことにより、バイポーラトランジスタのベース・
エミッタ間電圧（Ｖｂｅ＝約０．６Ｖ）以下となるよう
に設定されている。
１１，Ｑ１２によるエミッタフォロワ入力回路と、バイ
ポーラトランジスタＱ１３，Ｑ１４によるＥＣＬ（エミ
ッタ結合論理）型の差動回路とによって構成され、外部
から入力される２相論理信号Ｖｉｎ１の正論理（＋Ｖｉ
ｎ１）と負論理（−Ｖｉｎ１）間の差を検出する。この
検出出力Ｖｏｕｔ１は正論理と負論理の２相で出力され
るる。この初段回路１におけるＥＣＬ差動回路の出力レ
ベルは、Ｑ１３，Ｑ１４の共通エミッタから基準電位Ｇ
ＮＤに流す定電流Ｉ１の大きさと、Ｑ１３，Ｑ１４の各
コレクタと電源電位Ｖｃｃとの間にそれぞれに接続され
るコレクタ負荷抵抗（インピーダンス）Ｚ１，Ｚ１の値
を選ぶことにより、バイポーラトランジスタのベース・
エミッタ間電圧（Ｖｂｅ＝約０．６Ｖ）以下となるよう
に設定されている。
【０００９】中間増幅回路２は、上記初段回路１からの
検出出力Ｖｏｕｔ１をバイポーラトランジスタＱ２１−
Ｑ２２，Ｑ２３−Ｑ２４でそれぞれに基準電位ＧＮＤ側
にレベルシフトさせた後、バイポーラトランジスタＱ２
５，Ｑ２６によるＥＣＬ差動回路によって所定のレベル
まで差動増幅し、バイポーラトランジスタＱ２７，Ｑ２
８のエミッタフォロワによって次段へ出力する。この中
間増幅回路２におけるＥＣＬ差動回路の増幅利得は、Ｑ
２５，Ｑ２６の共通エミッタから基準電位ＧＮＤ流す定
電流Ｉ２の大きさと、Ｑ２５，Ｑ２６の各コレクタと電
源電位Ｖｃｃとの間にそれぞれに接続されるコレクタ負
荷抵抗（インピーダンス）Ｚ２，Ｚ２の値を選ぶことに
より、上記初段回路１の出力振幅をＣＭＯＳまたはＢｉ
−ＣＭＯＳレベルの近くまで拡大するように設定されて
いる。
検出出力Ｖｏｕｔ１をバイポーラトランジスタＱ２１−
Ｑ２２，Ｑ２３−Ｑ２４でそれぞれに基準電位ＧＮＤ側
にレベルシフトさせた後、バイポーラトランジスタＱ２
５，Ｑ２６によるＥＣＬ差動回路によって所定のレベル
まで差動増幅し、バイポーラトランジスタＱ２７，Ｑ２
８のエミッタフォロワによって次段へ出力する。この中
間増幅回路２におけるＥＣＬ差動回路の増幅利得は、Ｑ
２５，Ｑ２６の共通エミッタから基準電位ＧＮＤ流す定
電流Ｉ２の大きさと、Ｑ２５，Ｑ２６の各コレクタと電
源電位Ｖｃｃとの間にそれぞれに接続されるコレクタ負
荷抵抗（インピーダンス）Ｚ２，Ｚ２の値を選ぶことに
より、上記初段回路１の出力振幅をＣＭＯＳまたはＢｉ
−ＣＭＯＳレベルの近くまで拡大するように設定されて
いる。
【００１０】レベル変換回路３は、上記中間増幅回路２
の差動増幅出力Ｖｏｕｔ２によって相補的にオンオフ制
御されるＰチャンネルＭＯＳトランジスタＭｐ１，Ｍｐ
２と、カレントミラーを形成するＮチャンネルＭＯＳト
ランジスタＭｎ１，Ｍｎ２とによって構成され、上記中
間増幅回路２の出力Ｖｏｕｔ２をＣＭＯＳまたはＢｉ−
ＣＭＯＳの論理レベルに変換して後段の内部論理回路へ
与える。
の差動増幅出力Ｖｏｕｔ２によって相補的にオンオフ制
御されるＰチャンネルＭＯＳトランジスタＭｐ１，Ｍｐ
２と、カレントミラーを形成するＮチャンネルＭＯＳト
ランジスタＭｎ１，Ｍｎ２とによって構成され、上記中
間増幅回路２の出力Ｖｏｕｔ２をＣＭＯＳまたはＢｉ−
ＣＭＯＳの論理レベルに変換して後段の内部論理回路へ
与える。
【００１１】次に動作について説明する。図２は、上述
した高速論理入力回路１０１における信号レベルの推移
状態を示す。同図において、初段回路１の出力Ｖｏｕｔ
１には、外部からの論理入力信号Ｖｉｎ１の正論理（＋
Ｖｉｎ１）と負論理（−Ｖｉｎ１）の差だけを検出した
ものであるため、その外部論理入力信号Ｖｉｎ１に含ま
れていたしきい値レベルおよび振幅レベルの変動がキャ
ンセルされて、ハイまたはロウの２値論理の状態だけが
現れるようになっている。しかも、その出力Ｖｏｕｔ１
のレベルは、バイポーラトランジスタのベース・エミッ
タ間電圧以下となるように設定されている。すなわち、
初段回路１は、小振幅ではあるがレベル変動の少ない論
理信号Ｖｏｕｔ１を出力する。
した高速論理入力回路１０１における信号レベルの推移
状態を示す。同図において、初段回路１の出力Ｖｏｕｔ
１には、外部からの論理入力信号Ｖｉｎ１の正論理（＋
Ｖｉｎ１）と負論理（−Ｖｉｎ１）の差だけを検出した
ものであるため、その外部論理入力信号Ｖｉｎ１に含ま
れていたしきい値レベルおよび振幅レベルの変動がキャ
ンセルされて、ハイまたはロウの２値論理の状態だけが
現れるようになっている。しかも、その出力Ｖｏｕｔ１
のレベルは、バイポーラトランジスタのベース・エミッ
タ間電圧以下となるように設定されている。すなわち、
初段回路１は、小振幅ではあるがレベル変動の少ない論
理信号Ｖｏｕｔ１を出力する。
【００１２】中間増幅回路２は、小振幅ではあるがしき
い値レベルおよび振幅レベルが一定に揃えられた上記初
段回路１の出力Ｖｏｕｔ１を、回路２内のバイポーラト
ランジスタＱ２５，Ｑ２６を飽和させることなく、次段
のレベル変換回路３を確実に動作させるのに必要十分な
振幅レベルの出力Ｖｏｕｔ２まで安定に増幅することが
できる。これにより、外部からの論理入力信号を、その
しきい値レベルあるいは振幅レベルの多少の変化にもか
かわらず、一定の伝達遅延でもって安定的に内部論理回
路１０２に伝達させることができる。したがって、図３
に示すように、上述した高速論理入力回路１０１は、た
とえばカラーパレットのような高速性が要求される内部
論理回路１０２を有するＬＳＩ１００において、タイミ
ング情報を与える高速のクロック信号ＣＬＫを正確に導
入させる部分に使用して、とくに有効である。また、外
部からの論理入力信号Ｖｉｎ１のしきい値レベルや振幅
レベルの影響がほとんどないことにより、たとえばＴＴ
ＬとＥＣＬあるいはＴＴＬとＣＭＯＳといったように、
異種の論理レベルの信号を入力させるインターフェイス
としても利用できる。
い値レベルおよび振幅レベルが一定に揃えられた上記初
段回路１の出力Ｖｏｕｔ１を、回路２内のバイポーラト
ランジスタＱ２５，Ｑ２６を飽和させることなく、次段
のレベル変換回路３を確実に動作させるのに必要十分な
振幅レベルの出力Ｖｏｕｔ２まで安定に増幅することが
できる。これにより、外部からの論理入力信号を、その
しきい値レベルあるいは振幅レベルの多少の変化にもか
かわらず、一定の伝達遅延でもって安定的に内部論理回
路１０２に伝達させることができる。したがって、図３
に示すように、上述した高速論理入力回路１０１は、た
とえばカラーパレットのような高速性が要求される内部
論理回路１０２を有するＬＳＩ１００において、タイミ
ング情報を与える高速のクロック信号ＣＬＫを正確に導
入させる部分に使用して、とくに有効である。また、外
部からの論理入力信号Ｖｉｎ１のしきい値レベルや振幅
レベルの影響がほとんどないことにより、たとえばＴＴ
ＬとＥＣＬあるいはＴＴＬとＣＭＯＳといったように、
異種の論理レベルの信号を入力させるインターフェイス
としても利用できる。
【００１３】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、初段回路１と中間増幅回路２は、その一部または全
部をＭＯＳトランジスタで構成することもできる。以上
の説明では主として、本発明者によってなされた発明を
その背景となった利用分野であるカラーパレットＬＳＩ
のクロック信号入力部に適用した場合について説明した
が、それに限定されるものではなく、たとえばデジタル
信号処理装置の被処理信号入力部にも適用できる。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、初段回路１と中間増幅回路２は、その一部または全
部をＭＯＳトランジスタで構成することもできる。以上
の説明では主として、本発明者によってなされた発明を
その背景となった利用分野であるカラーパレットＬＳＩ
のクロック信号入力部に適用した場合について説明した
が、それに限定されるものではなく、たとえばデジタル
信号処理装置の被処理信号入力部にも適用できる。
【００１４】
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。すなわち、外部からの論理入力信号を、そのしき
い値レベルあるいは振幅レベルの変化にもかかわらず、
一定の伝達遅延でもって安定的に内部論理回路に伝達さ
せる、という効果が得られる。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。すなわち、外部からの論理入力信号を、そのしき
い値レベルあるいは振幅レベルの変化にもかかわらず、
一定の伝達遅延でもって安定的に内部論理回路に伝達さ
せる、という効果が得られる。
【図１】本発明の技術が適用された高速論理入力回路の
第１の実施例を示す図
第１の実施例を示す図
【図２】本発明の高速論理入力回路の各部における論理
信号のレベル推移状態を示す図
信号のレベル推移状態を示す図
【図３】本発明の高速論理入力回路の使用例を示すブロ
ック図
ック図
【図４】従来の高速論理入力回路の概略を示す図
１００ ＬＳＩ（大規模半導体集積回路装置） １０１ 高速論理入力回路 １０２ 内部論理回路 １ 初段回路 Ｑ１３，Ｑ１４ ＥＣＬ差動回路を形成するバイポーラ
トランジスタ ２ 中間増幅回路 ３ レベル変換回路
トランジスタ ２ 中間増幅回路 ３ レベル変換回路
Claims (2)
- 【請求項１】 外部から入力される２相論理信号の正論
理と負論理間の差を検出して一定の小振幅レベルで出力
する初段回路と、この初段回路の出力を所定の振幅レベ
ルまで増幅する中間増幅回路と、この中間増幅回路の出
力を所定の論理レベルで後段の論理回路へ伝達するレベ
ル変換回路とを備えた高速論理入力回路。 - 【請求項２】 外部から入力される２相論理信号の正論
理と負論理間の差を検出するするとともに、この検出出
力をバイポーラトランジスタのベースエミッタ間電圧以
下の振幅レベルで出力するＥＣＬ差動回路と、このＥＣ
Ｌ差動回路の出力を所定の振幅レベルまで増幅してＣＭ
ＯＳまたはＢｉ−ＣＭＯＳの論理レベルに変換する中間
増幅回路およびレベル変換回路とを備えた高速論理入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348922A JPH05160709A (ja) | 1991-12-04 | 1991-12-04 | 高速論理入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348922A JPH05160709A (ja) | 1991-12-04 | 1991-12-04 | 高速論理入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160709A true JPH05160709A (ja) | 1993-06-25 |
Family
ID=18400292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3348922A Pending JPH05160709A (ja) | 1991-12-04 | 1991-12-04 | 高速論理入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340911B1 (en) | 1996-01-17 | 2002-01-22 | Nec Corporation | Level conversion circuit having differential circuit employing MOSFET |
-
1991
- 1991-12-04 JP JP3348922A patent/JPH05160709A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340911B1 (en) | 1996-01-17 | 2002-01-22 | Nec Corporation | Level conversion circuit having differential circuit employing MOSFET |
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