JPH05160335A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05160335A
JPH05160335A JP32033991A JP32033991A JPH05160335A JP H05160335 A JPH05160335 A JP H05160335A JP 32033991 A JP32033991 A JP 32033991A JP 32033991 A JP32033991 A JP 32033991A JP H05160335 A JPH05160335 A JP H05160335A
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lead frame
circuit device
semiconductor integrated
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Takahiro Naito
孝洋 内藤
Kenji Akeyama
健二 明山
Hajime Murakami
村上  元
Hiromichi Suzuki
博通 鈴木
Yoshinori Miyaki
美典 宮木
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 リードフレームの狭ピッチ・多層化を図り、
多ピン化が可能とされる半導体集積回路装置を提供す
る。 【構成】 モールドパッケージ構造の半導体集積回路装
置であって、集積回路が形成された半導体チップ1、お
よび外部接続用のリードフレーム2などから構成され、
これらの半導体チップ1およびリードフレーム2がエポ
キシ樹脂などのレジン3によって樹脂封止されている。
そして、リードフレーム2は、金属材料6に樹脂材料7
が張り合わされた複合材料から形成され、より微細な加
工が可能とされる薄い金属材料6が使用されている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に多ピン系パッケージの半導体集積回路装置に
おいて、リードフレームの狭ピッチ・多層化構造による
多ピン化が可能とされる半導体集積回路装置に適用して
有効な技術に関する。
【0002】
【従来の技術】たとえば、従来のリードフレーム材とし
ては銅などの金属材料が用いられ、この金属材料による
薄板がエッチングまたはプレス加工などにより加工さ
れ、半導体集積回路装置のパッケージにリードフレーム
として使用されている。
【0003】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術においては、金属の薄板1枚からなるリード
フレーム材ではエッチングおよびプレスなどの加工技術
に限界があり、より多ピン化が進んだり、多層構造化が
進行した場合、リードフレームの作成が困難になるとい
う問題がある。
【0004】また、たとえリードフレームの加工が可能
であった場合でも、完成したリードフレームは剛性がな
く、変形し易いなどの欠点から、リードフレームとして
の製造歩留りや、半導体集積回路装置としての製造歩留
りが悪化するという問題がある。
【0005】そこで、本発明の目的は、リードフレーム
の狭ピッチ・多層化を可能とし、これによって多ピン化
を図ることができる半導体集積回路装置を提供すること
にある。
【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0008】すなわち、本発明の半導体集積回路装置
は、金属材料によるリードフレームを備えた半導体集積
回路装置であって、リードフレームを、金属材料に樹脂
材料を張り合わせた複合材料から形成するものである。
【0009】また、前記リードフレームの金属材料を、
樹脂材料を交互に介して2層以上に積層するようにした
ものである。
【0010】さらに、前記リードフレームをインナーリ
ード部およびアウターリード部に分割し、このインナー
リード部およびアウターリード部のうち少なくとも一方
を積層構造とするようにしたものである。
【0011】また、前記リードフレームの積層端の金属
材料を、放熱効果の高い金属材料とするようにしたもの
である。
【0012】
【作用】前記した半導体集積回路装置によれば、リード
フレームが複合材料から形成されることにより、薄い金
属材料を使用することができる。これにより、より微細
な加工を施すことができ、また樹脂材料の張り合わせに
よってリードフレームの変形を抑制することができる。
【0013】また、リードフレームの金属材料が樹脂材
料を交互に介して2層以上に積層されることにより、リ
ードフレームの多層化が可能となる。これにより、半導
体集積回路装置の狭ピッチ・多ピン化を図ることができ
る。
【0014】さらに、分割されたインナーリード部およ
びアウターリード部の少なくとも一方が積層構造とされ
ることにより、半導体チップとの接続性および基板との
実装性への対応が可能となる。これにより、半導体集積
回路装置の汎用性を向上させることができる。
【0015】また、リードフレームの積層端が放熱効果
の高い金属材料とされることにより、外部への放熱が可
能となる。これにより、半導体集積回路装置の放熱性を
向上させることができる。
【0016】
【実施例1】図1は本発明の一実施例である半導体集積
回路装置の要部を示す断面図である。
【0017】まず、図1により本実施例の半導体集積回
路装置の構成を説明する。
【0018】本実施例の半導体集積回路装置は、たとえ
ばモールドパッケージ構造の半導体集積回路装置とさ
れ、集積回路が形成された半導体チップ1、および外部
接続用のリードフレーム2などから構成され、これらの
半導体チップ1およびリードフレーム2がエポキシ樹脂
などのレジン3によって樹脂封止されている。
【0019】そして、半導体チップ1は、金属薄膜が施
されたダイパッド4の上面に搭載され、集積回路の所定
箇所からリードフレーム2の上面にワイヤ5によりワイ
ヤボンディングされている。
【0020】また、リードフレーム2は、たとえば銅材
などの金属材料6にポリイミドなどの樹脂材料7が、接
着または熱圧着によって張り合わされた複合材料から形
成され、より微細な加工が可能とされる薄い金属材料6
が使用されている。
【0021】次に、本実施例の作用について説明する。
【0022】以上のように構成される半導体集積回路装
置において、リードフレーム2の加工時に、樹脂材料7
を張り合わせた状態で行うことができるので、薄い金属
材料6の使用が可能になると同時に、狭いピッチのリー
ド成形が可能となる。
【0023】従って、本実施例の半導体集積回路装置に
よれば、リードフレーム2の材料として薄い金属材料6
を使用することができるので、より微細な加工が可能と
されることによってリードフレーム2の狭ピッチ・多ピ
ン化を図ることができる。
【0024】また、樹脂材料7の張り合わせによって剛
性が強く、変形し難くなるので、リードフレーム2の変
形を抑制することができる。
【0025】
【実施例2】図2は本発明の他の実施例である半導体集
積回路装置の要部を示す部分断面図である。
【0026】本実施例の半導体集積回路装置は、実施例
1と同様にモールドパッケージ構造の半導体集積回路装
置とされ、半導体チップ1aおよびリードフレーム2a
がレジン3aによって樹脂封止され、実施例1との相違
点は、リードフレーム2aを積層構造とする点である。
【0027】すなわち、本実施例のリードフレーム2a
は、図2に示すように金属材料6a、樹脂材料7a、金
属材料8さらに樹脂材料9からなる4層構造とされ、外
部接続用の金属材料6a,8が樹脂材料7aを介して2
層に積層されている。そして、下層の金属材料6aによ
るリード長が短く、かつ上層の金属材料8によるリード
長が長く形成され、アウターリード部が内側および外側
に2列構造となっている。
【0028】従って、本実施例の半導体集積回路装置に
よれば、リードフレーム2aの外部接続のためのアウタ
ーリード部を多層化することができるので、実施例1に
比べて、より狭ピッチ・多ピン化が可能とされ、より変
形の少ないリードフレーム2aを得ることができる。
【0029】
【実施例3】図3は本発明のさらに他の実施例である半
導体集積回路装置の要部を示す断面図、図4は本実施例
の半導体集積回路装置における変形例を示す断面図であ
る。
【0030】本実施例の半導体集積回路装置は、実施例
1および2と同様にモールドパッケージ構造の半導体集
積回路装置とされ、半導体チップ1bおよびリードフレ
ーム2bがレジン3bによって樹脂封止され、実施例1
および2との相違点は、リードフレーム2bのインナー
リード部を積層構造とする点である。
【0031】すなわち、本実施例のリードフレーム2b
は、図3に示すようにインナーリード部10とアウター
リード部11が分割され、インナーリード部10が金属
材料6b、樹脂材料7b、金属材料12からなる3層構
造とされ、金属材料6b,12が樹脂材料7bを介して
2層に積層されている。そして、たとえば上層の金属材
料6bに信号層が割り当てられ、電源層が下層の金属材
料12に割り当てられている。
【0032】従って、本実施例の半導体集積回路装置に
よれば、リードフレーム2bのインナーリード部10を
多層化することができるので、実施例1および2と同様
に狭ピッチ・多ピン化、さらにリードフレーム2bの変
形抑制が可能にされると同時に、信号種別による金属材
料6b,12の層分離によって動作の信頼性を向上させ
ることができる。
【0033】また、半導体集積回路装置が高発熱性の場
合には、たとえば図4に示すように下層の金属材料12
を放熱性の高い金属材料12aに代え、さらに放熱フィ
ン13を張り付けることによって放熱効果を向上させる
ことができる。
【0034】以上、本発明者によってなされた発明を実
施例1〜3に基づき具体的に説明したが、本発明は前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【0035】たとえば、前記実施例の半導体集積回路装
置については、モールドパッケージ構造の半導体集積回
路装置である場合について説明したが、本発明は前記実
施例に限定されるものではなく、半導体集積回路装置に
使用されているリードフレーム全般に使用可能で、特に
300ピンを越えるような多ピン系パッケージについて
も広く適用可能である。
【0036】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野である多ピン系パッケー
ジの半導体集積回路装置に適用した場合について説明し
たが、これに限定されるものではなく、他の半導体集積
回路装置についても広く適用可能である。
【0037】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【0038】(1).リードフレームを、金属材料に樹脂材
料を張り合わせた複合材料から形成することにより、薄
い金属材料を使用することができるので、より微細な加
工を施すことができる。
【0039】(2).リードフレームの金属材料を、樹脂材
料を交互に介して2層以上に積層することにより、リー
ドフレームの多層化が可能となるので、半導体集積回路
装置の狭ピッチ・多ピン化を図ることができる。
【0040】(3).リードフレームをインナーリード部お
よびアウターリード部に分割し、インナーリード部およ
びアウターリード部のうち少なくとも一方を積層構造と
することにより、半導体チップとの接続性および基板と
の実装性への対応が可能となるので、半導体集積回路装
置の汎用性を向上させることができる。
【0041】(4).リードフレームの積層端の材料を放熱
性の高い金属材料とすることにより、外部への効率的な
放熱が可能となるので、半導体集積回路装置の放熱性を
向上させることができる。
【0042】(5).前記(1) により、金属材料に樹脂材料
が張り合わされているので、剛性が強くなり、リードフ
レームの変形を抑制することができる。
【0043】(6).前記(1) 〜(5) により、狭ピッチ、多
ピン、多層構造を合わせ持ったリードフレームを製造す
ることができるので、多ピン化が可能とされる半導体集
積回路装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の実施例1である半導体集積回路装置の
要部を示す断面図である。
【図2】本発明の実施例2である半導体集積回路装置の
要部を示す部分断面図である。
【図3】本発明の実施例3である半導体集積回路装置の
要部を示す断面図である。
【図4】実施例3の半導体集積回路装置における変形例
を示す断面図である。
【符号の説明】
1,1a,1b 半導体チップ 2,2a,2b リードフレーム 3,3a,3b レジン 4 ダイパッド 5 ワイヤ 6,6a,6b 金属材料 7,7a,7b 樹脂材料 8 金属材料 9 樹脂材料 10 インナーリード部 11 アウターリード部 12 金属材料 12a 放熱性の高い金属材料 13 放熱フィン
フロントページの続き (72)発明者 鈴木 博通 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所武蔵工場内 (72)発明者 宮木 美典 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所武蔵工場内

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 金属材料によるリードフレームを備えた
    半導体集積回路装置であって、前記リードフレームを、
    前記金属材料に樹脂材料を張り合わせた複合材料から形
    成することを特徴とする半導体集積回路装置。
  2. 【請求項2】 前記リードフレームの金属材料を、前記
    樹脂材料を交互に介して2層以上に積層することを特徴
    とする請求項1記載の半導体集積回路装置。
  3. 【請求項3】 前記リードフレームをインナーリード部
    およびアウターリード部に分割し、該インナーリード部
    およびアウターリード部のうち少なくとも一方を積層構
    造とすることを特徴とする請求項1または2記載の半導
    体集積回路装置。
  4. 【請求項4】 前記リードフレームの積層端の材料を、
    放熱性の高い金属材料とすることを特徴とする請求項
    1、2または3記載の半導体集積回路装置。
JP32033991A 1991-12-04 1991-12-04 半導体集積回路装置 Pending JPH05160335A (ja)

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Application Number Priority Date Filing Date Title
JP32033991A JPH05160335A (ja) 1991-12-04 1991-12-04 半導体集積回路装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778930A (ja) * 1993-07-15 1995-03-20 Nec Corp 半導体装置およびその外部リード
JP2003014990A (ja) * 2001-06-29 2003-01-15 Sumitomo Electric Ind Ltd 光通信モジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778930A (ja) * 1993-07-15 1995-03-20 Nec Corp 半導体装置およびその外部リード
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