JPH05159579A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH05159579A JPH05159579A JP3324539A JP32453991A JPH05159579A JP H05159579 A JPH05159579 A JP H05159579A JP 3324539 A JP3324539 A JP 3324539A JP 32453991 A JP32453991 A JP 32453991A JP H05159579 A JPH05159579 A JP H05159579A
- Authority
- JP
- Japan
- Prior art keywords
- address selection
- memory
- potential
- memory cell
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 必ずしもビット線を細くしたり、各配線間の
余裕を低減することなく、メモリセルの高集積化を図る
ことができるメモリ回路を提供することにある。 【構成】 データを記憶するメモリセルを行列状に配置
したメモリセルアレイを有し、前記各メモリセルは、行
方向番地情報と列方向番地情報により選択状態が決定さ
れ、行方向に隣接する当該メモリセルが同一のビット線
に接続されているメモリ回路。
余裕を低減することなく、メモリセルの高集積化を図る
ことができるメモリ回路を提供することにある。 【構成】 データを記憶するメモリセルを行列状に配置
したメモリセルアレイを有し、前記各メモリセルは、行
方向番地情報と列方向番地情報により選択状態が決定さ
れ、行方向に隣接する当該メモリセルが同一のビット線
に接続されているメモリ回路。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ回路に関し、特
に、フリップフロップ回路で構成したＳＲＡＭ（Ｓtati
c Ｒandom ＡccessＭemory）のメモリセルに関するもの
である。
に、フリップフロップ回路で構成したＳＲＡＭ（Ｓtati
c Ｒandom ＡccessＭemory）のメモリセルに関するもの
である。
【０００２】
【従来の技術】図４は、従来のメモリ回路の構成例を示
す図であり、行番地と列番地の両者により選択状態が決
定されるメモリセルを３×３の行列状に配置した図であ
る。同一行に配置されるメモリセルは同一の行番地選択
線ＲＡに駆動される。また、同一列に配置されるメモリ
セルは同一の列番地選択線ＣＡに駆動され、それぞれ２
本づつのビット線ＢＬ（ＢＬの上にバーが施されたもの
を含む）が接続される。
す図であり、行番地と列番地の両者により選択状態が決
定されるメモリセルを３×３の行列状に配置した図であ
る。同一行に配置されるメモリセルは同一の行番地選択
線ＲＡに駆動される。また、同一列に配置されるメモリ
セルは同一の列番地選択線ＣＡに駆動され、それぞれ２
本づつのビット線ＢＬ（ＢＬの上にバーが施されたもの
を含む）が接続される。
【０００３】前記従来例の動作を説明する。例えば行番
地選択線ＲＡ２、列番地選択線ＣＡ２だけが選択された
場合、その両者に接続しているメモリセルＭ５（２，
２）だけが選択され、低電位情報を記憶したノードに接
続するビット線ＢＬ２（ＢＬの上にバーが施されたもの
を含む）のいずれか一方からメモリセル内の低電位電源
Ｖｓｓへと動作電流が流れ、その電位は低下する。
地選択線ＲＡ２、列番地選択線ＣＡ２だけが選択された
場合、その両者に接続しているメモリセルＭ５（２，
２）だけが選択され、低電位情報を記憶したノードに接
続するビット線ＢＬ２（ＢＬの上にバーが施されたもの
を含む）のいずれか一方からメモリセル内の低電位電源
Ｖｓｓへと動作電流が流れ、その電位は低下する。
【０００４】図５は、前記メモリセル（特願平３−８６
１４２号，「メモリ回路」、武藤、他）の一例である。
ＰチャネルＭＯＳＦＥＴ，Ｑ１，Ｑ３、ＮチャネルＭＯ
ＳＦＥＴ，Ｑ２，Ｑ４で構成されるフリップフロップ回
路の端子ＮＡ，ＮＢがＮチャネルＭＯＳＦＥＴ，ＱＲ
１，ＱＲ２、ＱＣ１，ＱＣ２を介してビット線ＢＬ（Ｂ
Ｌの上にバーが施されたものを含む）に接続されてい
る。ＱＲ１，ＱＲ２は行番地選択線ＲＡにより、また、
ＱＣ１，ＱＣ２は列番地選択線ＣＡにより駆動される。
１４２号，「メモリ回路」、武藤、他）の一例である。
ＰチャネルＭＯＳＦＥＴ，Ｑ１，Ｑ３、ＮチャネルＭＯ
ＳＦＥＴ，Ｑ２，Ｑ４で構成されるフリップフロップ回
路の端子ＮＡ，ＮＢがＮチャネルＭＯＳＦＥＴ，ＱＲ
１，ＱＲ２、ＱＣ１，ＱＣ２を介してビット線ＢＬ（Ｂ
Ｌの上にバーが施されたものを含む）に接続されてい
る。ＱＲ１，ＱＲ２は行番地選択線ＲＡにより、また、
ＱＣ１，ＱＣ２は列番地選択線ＣＡにより駆動される。
【０００５】同一の行番地選択にｎ個のセルが接続され
ている場合、メモリセルアレイ全体ではビット線総数が
２ｎ本となり、高集積化が進むと、ビット線ＢＬ（ＢＬ
の上にバーが施されたものを含む）によってメモリセル
アレイの面積が規定されるようになる。
ている場合、メモリセルアレイ全体ではビット線総数が
２ｎ本となり、高集積化が進むと、ビット線ＢＬ（ＢＬ
の上にバーが施されたものを含む）によってメモリセル
アレイの面積が規定されるようになる。
【０００６】前記図４及び図５において、１は行番地選
択回路、２は列番地選択回路、Ｖｄｄは高電位電源、Ｖ
ｓｓは低電位電源、Ｍ１（１，１）〜Ｍ９（３，３）は
メモリセル、ＢＬ（ＢＬの上にバーが施されたものを含
む）はビット線、Ｑ１，Ｑ３はＰチャネルＭＯＳＦＥ
Ｔ、Ｑ２，Ｑ４はＮチャネルＭＯＳＦＥＴ、ＱＲ１，Ｑ
Ｒ２、ＱＣ１，ＱＣ２はＭＯＳＦＥＴ、ＮＡ，ＮＢは節
点、ＲＡ，ＲＡ１〜ＲＡ３は行番地選択線、ＣＡ，ＣＡ
１〜ＣＡ３は列番地選択線である。
択回路、２は列番地選択回路、Ｖｄｄは高電位電源、Ｖ
ｓｓは低電位電源、Ｍ１（１，１）〜Ｍ９（３，３）は
メモリセル、ＢＬ（ＢＬの上にバーが施されたものを含
む）はビット線、Ｑ１，Ｑ３はＰチャネルＭＯＳＦＥ
Ｔ、Ｑ２，Ｑ４はＮチャネルＭＯＳＦＥＴ、ＱＲ１，Ｑ
Ｒ２、ＱＣ１，ＱＣ２はＭＯＳＦＥＴ、ＮＡ，ＮＢは節
点、ＲＡ，ＲＡ１〜ＲＡ３は行番地選択線、ＣＡ，ＣＡ
１〜ＣＡ３は列番地選択線である。
【０００７】
【発明が解決しようとする課題】従って、従来技術で
は、メモリ回路の高集積化を実現するためには、ビット
線を細くする、あるいは各配線間の余裕を低減するな
ど、集積回路製造技術に大きな負担を強いなければなら
なかった。
は、メモリ回路の高集積化を実現するためには、ビット
線を細くする、あるいは各配線間の余裕を低減するな
ど、集積回路製造技術に大きな負担を強いなければなら
なかった。
【０００８】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的は、必ずしもビット線
を細くしたり、各配線間の余裕を低減することなく、メ
モリセルの高集積化を図ることができるメモリ回路を提
供することにある。
されたものであり、本発明の目的は、必ずしもビット線
を細くしたり、各配線間の余裕を低減することなく、メ
モリセルの高集積化を図ることができるメモリ回路を提
供することにある。
【０００９】本発明の前記ならびにその他の目的及び新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになる。
規な特徴は、本明細書の記述及び添付図面によって明ら
かになる。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明のメモリ回路においては、データを記憶する
メモリセルを行列状に配置したメモリセルアレイを有
し、前記各メモリセルは、行方向番地情報と列方向番地
情報により選択状態が決定され、行方向に隣接する当該
メモリセルが同一のビット線に接続されていることを最
も主要な特徴とする。
に、本発明のメモリ回路においては、データを記憶する
メモリセルを行列状に配置したメモリセルアレイを有
し、前記各メモリセルは、行方向番地情報と列方向番地
情報により選択状態が決定され、行方向に隣接する当該
メモリセルが同一のビット線に接続されていることを最
も主要な特徴とする。
【００１１】
【作用】前述の手段によれば、行番地選択信号と列番地
選択信号により選択状態が決定されるメモリセルを行列
状に配置し、行方向に互いに隣接するメモリセルを共通
のビット線に接続するので、メモリセルアレイにおいて
ビット線の総数を低減でき、メモリの高集積化を実現す
ることができる。
選択信号により選択状態が決定されるメモリセルを行列
状に配置し、行方向に互いに隣接するメモリセルを共通
のビット線に接続するので、メモリセルアレイにおいて
ビット線の総数を低減でき、メモリの高集積化を実現す
ることができる。
【００１２】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１３】図１は、本発明のメモリ回路の一実施例の
構成を示す回路図である。行番地と列番地の両者により
選択状態が決定されるメモリセルを３×３の行列状に配
置している。１は行番地選択回路、２は列番地選択回
路、ＲＡ１〜ＲＡ３は行番地選択線、ＣＡ１〜ＣＡ３は
列番地選択線、ＢＬ１〜ＢＬ４はビット線、Ｍ１（１，
１）〜Ｍ９（３，３）はメモリセルであり、ｘ＝１，
２，３、ｙ＝１，２，３である。ここで前記メモリセル
の一例としては図５のようなセルが挙げられる。
構成を示す回路図である。行番地と列番地の両者により
選択状態が決定されるメモリセルを３×３の行列状に配
置している。１は行番地選択回路、２は列番地選択回
路、ＲＡ１〜ＲＡ３は行番地選択線、ＣＡ１〜ＣＡ３は
列番地選択線、ＢＬ１〜ＢＬ４はビット線、Ｍ１（１，
１）〜Ｍ９（３，３）はメモリセルであり、ｘ＝１，
２，３、ｙ＝１，２，３である。ここで前記メモリセル
の一例としては図５のようなセルが挙げられる。
【００１４】次に、本実施例のメモリ回路の動作を説明
する。例えば、行番地選択線ＲＡ２、列番地選択線ＣＡ
２だけが選択された場合、その両者に接続しているメモ
リセルＭ５（２，２）だけが選択され、低電位情報を記
憶したノードに接続するビット線ＢＬ２，ＢＬ３のいず
れか一方（例えばＢＬ３）からメモリセル内の低電位電
源（Ｖｓｓ）へと動作電流が流れ、その電位は低下す
る。電位が低下するＢＬ３にはメモリセルＭ６（２，
３）が接続しているが、ＣＡ３は非選択であるため、メ
モリセルＭ６（２，３）に記憶されている情報はビット
線電位に影響を受けない。
する。例えば、行番地選択線ＲＡ２、列番地選択線ＣＡ
２だけが選択された場合、その両者に接続しているメモ
リセルＭ５（２，２）だけが選択され、低電位情報を記
憶したノードに接続するビット線ＢＬ２，ＢＬ３のいず
れか一方（例えばＢＬ３）からメモリセル内の低電位電
源（Ｖｓｓ）へと動作電流が流れ、その電位は低下す
る。電位が低下するＢＬ３にはメモリセルＭ６（２，
３）が接続しているが、ＣＡ３は非選択であるため、メ
モリセルＭ６（２，３）に記憶されている情報はビット
線電位に影響を受けない。
【００１５】図２は、本実施例の効果を説明するための
図であり、ビット線本数の列方向メモリセル数依存性を
示している。ｎ個のメモリセルが接続されている場合、
メモリセルアレイ全体のビット総数は、従来では２ｎ本
であったが、本実施例によれば、ｎ＋１本に低減され
る。図２により、メモリ規模が大きくなるほど、本発明
の効果が大きくなることがわかる。
図であり、ビット線本数の列方向メモリセル数依存性を
示している。ｎ個のメモリセルが接続されている場合、
メモリセルアレイ全体のビット総数は、従来では２ｎ本
であったが、本実施例によれば、ｎ＋１本に低減され
る。図２により、メモリ規模が大きくなるほど、本発明
の効果が大きくなることがわかる。
【００１６】なお、本発明のメモリセルアレイ構成を採
用した場合には、図３に示すようなマルチプレクサ回路
を用いることにより、従来どおりのデータの読み書き動
作が可能となる。図３において、メモリセルＭ１（１，
１）〜メモリセルＭ４（１，４）は本発明のメモリセル
アレイ、ＢＬ１〜ＢＬ５はビット線、ＲＡ１は行番地選
択線、ＣＡ１〜ＣＡ４は列番地選択線、Ｍ１Ｒ／Ｍ１Ｌ
〜Ｍ４Ｒ／Ｍ４Ｌはトランスファゲート用ＮチャネルＭ
ＯＳＦＥＴである。ＣＤ／ＣＤＢは共通データ線でデー
タ入出力回路に接続される。ＳＡはデータ入力回路の例
として示したセンス回路（センスアンプ）であり、Ｄou
tはデータ出力端子である。また、ＷＢはデータ入力回
路の一例として示した書き込みバッファであり、Ｄinは
データ入力端子である。２つのメモリセルが接続するビ
ット線には２つのトランスファゲートが接続され、各々
異なる列番地選択線に接続されることが特徴である。
用した場合には、図３に示すようなマルチプレクサ回路
を用いることにより、従来どおりのデータの読み書き動
作が可能となる。図３において、メモリセルＭ１（１，
１）〜メモリセルＭ４（１，４）は本発明のメモリセル
アレイ、ＢＬ１〜ＢＬ５はビット線、ＲＡ１は行番地選
択線、ＣＡ１〜ＣＡ４は列番地選択線、Ｍ１Ｒ／Ｍ１Ｌ
〜Ｍ４Ｒ／Ｍ４Ｌはトランスファゲート用ＮチャネルＭ
ＯＳＦＥＴである。ＣＤ／ＣＤＢは共通データ線でデー
タ入出力回路に接続される。ＳＡはデータ入力回路の例
として示したセンス回路（センスアンプ）であり、Ｄou
tはデータ出力端子である。また、ＷＢはデータ入力回
路の一例として示した書き込みバッファであり、Ｄinは
データ入力端子である。２つのメモリセルが接続するビ
ット線には２つのトランスファゲートが接続され、各々
異なる列番地選択線に接続されることが特徴である。
【００１７】前記センス回路（センスアンプ）ＳＡで
は、負（−）入力端子の電位に比べて正（＋）入力端子
の電位が高ければ、データ出力端子Ｄoutには高電位が
出力され、負（−）入力端子の電位に比べて正（＋）入
力端子の電位が低ければ、データ出力端子Ｄoutには低
電位が出力される。
は、負（−）入力端子の電位に比べて正（＋）入力端子
の電位が高ければ、データ出力端子Ｄoutには高電位が
出力され、負（−）入力端子の電位に比べて正（＋）入
力端子の電位が低ければ、データ出力端子Ｄoutには低
電位が出力される。
【００１８】前記書き込みバッファＷＢでは、データ入
力端子Ｄinが高電位であれば、正（＋）出力端子は高電
位になり、負（−）出力端子は低電位になる。また、デ
ータ入力端子Ｄinが低電位であれば、正（＋）出力端子
は低電位になり、負（−）出力端子は高電位になる。
力端子Ｄinが高電位であれば、正（＋）出力端子は高電
位になり、負（−）出力端子は低電位になる。また、デ
ータ入力端子Ｄinが低電位であれば、正（＋）出力端子
は低電位になり、負（−）出力端子は高電位になる。
【００１９】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更し得
ることはいうまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更し得
ることはいうまでもない。
【００２０】
【発明の効果】以上、説明したように、本発明によれ
ば、行番地選択信号と列番地選択信号により選択状態が
決定されるメモリセルを行列状に配置し、行方向に互い
に隣接するメモリセルが共通のビット線に接続されるの
で、ビット線を細くすることなく、あるいは配線間の余
裕を小さくすることなく、メモリの高集積化を図ること
ができる。
ば、行番地選択信号と列番地選択信号により選択状態が
決定されるメモリセルを行列状に配置し、行方向に互い
に隣接するメモリセルが共通のビット線に接続されるの
で、ビット線を細くすることなく、あるいは配線間の余
裕を小さくすることなく、メモリの高集積化を図ること
ができる。
【図１】 本発明のメモリ回路の一実施例の構成を示す
回路図、
回路図、
【図２】 本実施例の効果を説明するための図、
【図３】 本発明のメモリ回路を用いたメモリセルアレ
イ構成におけるデータの読み書き動作を説明するための
回路図、
イ構成におけるデータの読み書き動作を説明するための
回路図、
【図４】 従来のメモリセルアレイの構成を示す図、
【図５】 従来のメモリセルの構成を示す図。
１…行番地選択回路、２…列番地選択回路、Ｖｄｄ…高
電位電源、Ｖｓｓ…低電位電源、ＢＬ（ＢＬの上にバー
が施されたものを含む）…ビット線、Ｍ１（１，１）〜
Ｍ９（３，３）…メモリセル、Ｑ１，Ｑ３…Ｐチャネル
ＭＯＳＦＥＴ、Ｑ２，Ｑ４…ＮチャネルＭＯＳＦＥＴ、
ＱＲ１，ＱＲ２、ＱＣ１，ＱＣ２…ＭＯＳＦＥＴ、Ｎ
Ａ，ＮＢ…節点、ＲＡ１〜ＲＡ３…行番地選択線、ＣＡ
１〜ＣＡ３…列番地選択線。
電位電源、Ｖｓｓ…低電位電源、ＢＬ（ＢＬの上にバー
が施されたものを含む）…ビット線、Ｍ１（１，１）〜
Ｍ９（３，３）…メモリセル、Ｑ１，Ｑ３…Ｐチャネル
ＭＯＳＦＥＴ、Ｑ２，Ｑ４…ＮチャネルＭＯＳＦＥＴ、
ＱＲ１，ＱＲ２、ＱＣ１，ＱＣ２…ＭＯＳＦＥＴ、Ｎ
Ａ，ＮＢ…節点、ＲＡ１〜ＲＡ３…行番地選択線、ＣＡ
１〜ＣＡ３…列番地選択線。
Claims (1)
- 【請求項１】 データを記憶するメモリセルを行列状に
配置したメモリセルアレイを有し、前記各メモリセル
は、行方向番地情報と列方向番地情報により選択状態が
決定され、行方向に隣接する当該メモリセルが同一のビ
ット線に接続されていることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324539A JPH05159579A (ja) | 1991-12-09 | 1991-12-09 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324539A JPH05159579A (ja) | 1991-12-09 | 1991-12-09 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05159579A true JPH05159579A (ja) | 1993-06-25 |
Family
ID=18166934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324539A Pending JPH05159579A (ja) | 1991-12-09 | 1991-12-09 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05159579A (ja) |
-
1991
- 1991-12-09 JP JP3324539A patent/JPH05159579A/ja active Pending
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