JPH05153096A - Synchronizing circuit in supervisory and controlling device - Google Patents
Synchronizing circuit in supervisory and controlling deviceInfo
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- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は監視制御装置における同
期回路に係り、特にパネル監視盤が二重化構成である監
視制御装置においてパネル監視盤の同期をとる同期回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronizing circuit in a supervisory controller, and more particularly to a synchronizing circuit for synchronizing a panel supervisory panel in a supervisory controller having a dual panel supervisory panel.
【0002】パネル監視盤が現用系と待機系の二重化構
成である監視制御装置において、現用系のパネル監視盤
に障害が発生したときには、遅滞なく待機系のパネル監
視盤に切替えて監視を続行するが、その切替えの際にパ
ネル選択信号のずれが生じないように現用系と待機系の
パネル監視盤の同期をとることが必要とされる。In a supervisory control device in which a panel monitor panel has a dual structure of an active system and a standby system, when a failure occurs in the panel monitor panel of the active system, switching to the panel monitor panel of the standby system is continued without delay and monitoring is continued. However, it is necessary to synchronize the panel monitoring boards of the active system and the standby system so that the panel selection signals do not shift when switching.
【0003】[0003]
【従来の技術】図4は従来の監視制御装置における同期
回路の一例の回路図を示す。同図中、クロック発生器3
1a,セレクタ32a,カウンタ33a及びNAND回
路34aは現用系の回路を構成している。また、クロッ
ク発生器31b,セレクタ32b,カウンタ33b及び
NAND回路34bは待機系の回路を構成しており、現
用系の回路と同一回路構成である。2. Description of the Related Art FIG. 4 is a circuit diagram showing an example of a synchronizing circuit in a conventional supervisory control device. In the figure, the clock generator 3
1a, the selector 32a, the counter 33a and the NAND circuit 34a constitute a working circuit. Further, the clock generator 31b, the selector 32b, the counter 33b, and the NAND circuit 34b constitute a standby system circuit, and have the same circuit configuration as the working system circuit.
【0004】NAND回路34a及び34bの一方の出
力端子は他方の入力端子に接続され、またNAND回路
34bの一方の出力端子はセレクタ32a及び32bの
夫々のセレクト端子に接続されている。クロック発生器
31a及び31bは夫々同一繰り返し周波数(例えば1
MHz)を発生出力する発振器である。カウンタ33
a,33bは夫々計数値をパネル選択信号として出力す
る。One output terminal of each of the NAND circuits 34a and 34b is connected to the other input terminal, and one output terminal of the NAND circuit 34b is connected to each select terminal of the selectors 32a and 32b. The clock generators 31a and 31b each have the same repetition frequency (for example, 1
This is an oscillator that generates and outputs (MHz). Counter 33
Each of a and 33b outputs the count value as a panel selection signal.
【0005】かかる構成の従来の同期回路において、端
子35aを介してNAND回路34aの一方の入力端子
に現用系パネル監視盤の障害の有無を示す信号が入力さ
れ、同様に端子35bを介してNAND回路34bの一
方の入力端子に待機系パネル監視盤の障害の有無を示す
信号が入力される。上記の障害の有無を示す信号は例え
ば正常時はハイレベル、障害発生時にはローレベルであ
る。In the conventional synchronous circuit having such a configuration, a signal indicating the presence / absence of a failure in the active panel monitor board is input to one input terminal of the NAND circuit 34a via the terminal 35a, and similarly the NAND circuit is supplied via the terminal 35b. A signal indicating the presence / absence of a failure in the standby panel monitor is input to one input terminal of the circuit 34b. The signal indicating the presence / absence of the above-mentioned fault is, for example, at the high level in the normal state and at the low level when the fault occurs.
【0006】従って、現用系及び待機系の各パネル監視
盤が夫々正常のときには、NAND回路34aの出力が
ローレベル、NAND回路34bの出力がハイレベルと
なるようにされ、セレクタ32a及び32bは夫々端子
“0”の入力信号を選択出力する。これにより、クロッ
ク発生器31aの出力クロックパルスがセレクタ32a
を通してカウンタ33aのクロック端子に印加されると
共に、セレクタ32bを通してカウンタ33bのクロッ
ク端子に印加され、またカウンタ33aのキャリイ信号
がセレクタ32aを通してカウンタ33aのロード端子
に印加されると共に、セレクタ32bを通してカウンタ
33bのロード端子に印加される。Therefore, when the active and standby panel monitor boards are normal, the output of the NAND circuit 34a is set to the low level and the output of the NAND circuit 34b is set to the high level, and the selectors 32a and 32b are respectively set. Selects and outputs the input signal of the terminal "0". As a result, the output clock pulse of the clock generator 31a is transmitted to the selector 32a.
Through the selector 32b to the clock terminal of the counter 33b, and the carry signal of the counter 33a is applied to the load terminal of the counter 33a through the selector 32a and the counter 33b through the selector 32b. Applied to the load terminal of.
【0007】従って、正常時には、同一のクロック発生
器31aからのクロックパルスを計数して得たパネル選
択信号がカウンタ33a及び33bの両方から同時に同
期出力されている。Therefore, in the normal state, the panel selection signal obtained by counting the clock pulses from the same clock generator 31a is synchronously output from both the counters 33a and 33b at the same time.
【0008】この状態において、現用系のパネル監視盤
に障害が発生し、端子35aにローレベルの障害発生信
号(アラーム信号)が入力されると、NAND回路34
aの出力はハイレベルに変化し、これに伴ってNAND
回路34bの出力がローレベルに変化する。これによ
り、セレクタ32a及び32bは夫々端子“1”の入力
信号を選択出力する。In this state, when a failure occurs in the active panel monitor board and a low-level failure occurrence signal (alarm signal) is input to the terminal 35a, the NAND circuit 34
The output of a changes to high level, and NAND
The output of the circuit 34b changes to low level. As a result, the selectors 32a and 32b respectively select and output the input signal of the terminal "1".
【0009】従って、障害発生時にはクロック発生器3
1bからのクロックパルスがセレクタ32bを通してカ
ウンタ33bのクロック端子に印加され、カウンタ33
bのキャリイ信号がセレクタ32bを通してカウンタ3
3bのロード端子に供給されるように切替わる。すなわ
ち、現用系から待機系のパネル監視盤に切替えられる。
従って、使用されるパネル選択信号はカウンタ33aの
出力パネル選択信号からカウンタ33bの出力パネル選
択信号に切替えられる。Therefore, when a failure occurs, the clock generator 3
The clock pulse from 1b is applied to the clock terminal of the counter 33b through the selector 32b, and the counter 33b
The carry signal of b is transmitted to the counter 3 through the selector 32b.
It switches so that it may be supplied to the load terminal of 3b. That is, the active system is switched to the standby system panel monitoring panel.
Therefore, the panel selection signal used is switched from the output panel selection signal of the counter 33a to the output panel selection signal of the counter 33b.
【0010】[0010]
【発明が解決しようとする課題】しかるに、従来の同期
回路ではカウンタ33a,33bが夫々計数するクロッ
クパルスの発生源であるクロック発生器31a,31b
を切替えるようにしているが、これらのクロック発生器
31aと31b自体は互いに同期して動作していないた
め、現用系から待機系への切替え時には、切替え直前の
パネル選択信号の値と切替え直後のパネル選択信号の値
とが所定の周期で継続して送出されない可能性がある
(最悪の場合、1クロック分ずれる可能性がある)。従
って、上記の従来の同期回路ではパネル監視盤が現用系
から待機系へ切替わった際に、上記のパネル選択信号の
ずれにより誤動作することがある。However, in the conventional synchronous circuit, the clock generators 31a and 31b, which are the generation sources of the clock pulses counted by the counters 33a and 33b, respectively.
However, since the clock generators 31a and 31b themselves do not operate in synchronization with each other, when switching from the active system to the standby system, the value of the panel selection signal immediately before the switching and the value immediately after the switching are switched. The value of the panel selection signal may not be transmitted continuously in a predetermined cycle (in the worst case, it may be shifted by one clock). Therefore, in the above-mentioned conventional synchronous circuit, when the panel monitoring panel is switched from the active system to the standby system, the panel selection signal may malfunction due to the deviation of the panel selection signal.
【0011】本発明は上記の点に鑑みなされたもので、
クロックパルスを生成するカウンタの同期をとることに
より、上記の課題を解決した監視制御装置における同期
回路を提供することを目的とする。The present invention has been made in view of the above points,
It is an object of the present invention to provide a synchronizing circuit in a supervisory control device that solves the above problems by synchronizing a counter that generates a clock pulse.
【0012】[0012]
【課題を解決するための手段】図1は本発明の原理構成
図を示す。同図に示すように、本発明はクロックパルス
を計数してパネル選択信号を出力するカウンタ11a,
11bと、上記クロックパルスを発生する第1のクロッ
ク発生器と、クロックパルスをカウンタ11a,11b
に供給すると共にカウンタの所定端子から出力をカウン
タ11a,11bのロード端子に選択入力するセレクタ
12a,12bとを夫々有する現用系及び待機系のパネ
ル監視盤が、切換手段13により通常は現用系のパネル
監視盤の第1のクロック発生器の出力クロックパルスを
共通使用し、現用系のパネル監視盤の障害発生時に、前
記待機系のパネル監視盤のクロック発生器の出力クロッ
クパルスを使用するようセレクタ12a,12bを切替
えるようにされた監視制御装置において、前記現用系及
び待機系のパネル監視盤の各々は、前記クロックパルス
より高周波数のクロックパルスを発生出力する第2のク
ロック発生器14a,14bを前記第1のクロック発生
器に代えて設け、更に、分周回路15a,15bと制御
手段16a,16bとを有する構成としたものである。FIG. 1 is a block diagram showing the principle of the present invention. As shown in the figure, the present invention is a counter 11a that counts clock pulses and outputs a panel selection signal,
11b, a first clock generator that generates the clock pulse, and clock pulse counters 11a and 11b.
To the load terminals of the counters 11a and 11b, and the selectors 12a and 12b for selectively inputting the output from the predetermined terminals of the counters to the load terminals of the counters 11a and 11b, respectively. Selector for commonly using the output clock pulse of the first clock generator of the panel monitoring panel and using the output clock pulse of the clock generator of the standby panel monitoring panel when a failure occurs in the active panel monitoring panel In the supervisory control device configured to switch between 12a and 12b, each of the active system and standby system panel monitoring boards generates second clock generators 14a and 14b which generate and output a clock pulse having a higher frequency than the clock pulse. Is provided in place of the first clock generator, and further the frequency dividing circuits 15a and 15b and the control means 16a and 16 are provided. It is obtained by a structure having and.
【0013】分周回路15a,15bは第2のクロック
発生器14a,14bの出力クロックパルスを分周して
前記第1のクロック発生器の出力クロックパルスと同一
周波数のパルスを発生して自系のセレクタ12a,12
bにクロックパルスとして供給する。The frequency dividing circuits 15a and 15b frequency-divide the output clock pulses of the second clock generators 14a and 14b to generate a pulse having the same frequency as the output clock pulse of the first clock generator to generate its own system. Selectors 12a, 12 of
b as a clock pulse.
【0014】また、制御手段16a,16bは第2のク
ロック発生器14a,14bの出力クロックパルスで他
系の前記分周回路15a,15bの出力パルスをサンプ
リングし、そのサンプリング出力に基づいて自系の前記
分周回路15a,15bに所定値を設定する。The control means 16a, 16b sample the output pulses of the frequency dividing circuits 15a, 15b of the other system with the output clock pulses of the second clock generators 14a, 14b, and based on the sampled output, A predetermined value is set in the frequency dividing circuits 15a and 15b.
【0015】[0015]
【作用】本発明では、パネル選択信号を出力するカウン
タ11a,11bが計数するクロックパルスは、分周回
路15a又は15bの出力パルスである。この分周回路
15a,15bは、自系の第2のクロック発生器14
a,14bからのクロックパルスで制御手段16a,1
6bにより他系の分周回路15a,15bの出力パルス
をサンプリングして得た信号に基づいて所定値がロード
される。In the present invention, the clock pulses counted by the counters 11a and 11b which output the panel selection signal are the output pulses of the frequency dividing circuit 15a or 15b. The frequency dividing circuits 15a and 15b are used for the second clock generator 14 of the own system.
Control means 16a, 1 with clock pulses from a, 14b
6b loads a predetermined value based on the signal obtained by sampling the output pulses of the frequency dividing circuits 15a and 15b of the other system.
【0016】従って、本発明では分周回路15aの出力
パルスは他系の分周回路15bの出力パルスと同期する
こととなるため、やりとりしているクロックの遅延を最
小限にできる。Therefore, in the present invention, the output pulse of the frequency dividing circuit 15a is synchronized with the output pulse of the frequency dividing circuit 15b of the other system, so that the delay of the clocks exchanged can be minimized.
【0017】[0017]
【実施例】図2は本発明の一実施例の回路図を示す。同
図中、図1と同一構成部分には同一符号を付してある。
図2において、切換手段13は2入力NAND回路21
a及び21bからなり、NAND回路21a及び21b
の一方の出力端子が他方の入力端子に接続され、また、
NAND回路21a,21bの他方の入力端子には端子
22a,22bを介して障害検出信号(アラーム信号)
が入力される。2 is a circuit diagram of an embodiment of the present invention. In the figure, the same components as those in FIG. 1 are designated by the same reference numerals.
In FIG. 2, the switching means 13 is a 2-input NAND circuit 21.
a and 21b, and NAND circuits 21a and 21b
One output terminal is connected to the other input terminal, and
A fault detection signal (alarm signal) is input to the other input terminals of the NAND circuits 21a and 21b via terminals 22a and 22b.
Is entered.
【0018】カウンタ23a,23bは夫々前記分周回
路15a,15bを構成している。また、D型フリップ
フロップ24a,25a及びNAND回路26aは前記
制御手段16aを構成しており、同様にD型フリップフ
ロップ24b,25b及びNAND回路26bは前記制
御手段16bを構成している。The counters 23a and 23b constitute the frequency dividing circuits 15a and 15b, respectively. The D-type flip-flops 24a and 25a and the NAND circuit 26a constitute the control means 16a, and similarly the D-type flip-flops 24b and 25b and the NAND circuit 26b constitute the control means 16b.
【0019】フリップフロップ24a,24bのQ出力
端子はフリップフロップ25a,25bのデータ入力端
子に接続され、またフリップフロップ24a,24bの
データ入力端子は他系のカウンタ23b,23aの出力
端子QB に接続されている。フリップフロップ24a,
25aは自系のクロック発生器14aからのクロックパ
ルスがクロック端子に入力され、フリップフロップ24
b,25bは自系のクロック発生器14bからのクロッ
クパルスがクロック端子に入力される構成とされてい
る。The Q output terminals of the flip-flops 24a and 24b are connected to the data input terminals of the flip-flops 25a and 25b, and the data input terminals of the flip-flops 24a and 24b are connected to the output terminals Q B of the counters 23b and 23a of the other system. It is connected. Flip-flop 24a,
The clock pulse from the clock generator 14a of its own system is input to the clock terminal 25a of the flip-flop 25a.
In b and 25b, the clock pulse from the clock generator 14b of its own system is input to the clock terminal.
【0020】更に、NAND回路26aは入力端子がフ
リップフロップ24aのXQ出力端子とフリップフロッ
プ25aのQ出力端子に接続され、出力端子がカウンタ
23aのロード端子に接続されている。同様に、NAN
D回路26bは入力端子がフリップフロップ24bのX
Q出力端子とフリップフロップ25bのQ出力端子とに
接続され、出力端子がカウンタ23bのロード端子に接
続されている。Further, the NAND circuit 26a has its input terminal connected to the XQ output terminal of the flip-flop 24a and the Q output terminal of the flip-flop 25a, and its output terminal connected to the load terminal of the counter 23a. Similarly, NAN
The input terminal of the D circuit 26b is X of the flip-flop 24b.
The Q output terminal is connected to the Q output terminal of the flip-flop 25b, and the output terminal is connected to the load terminal of the counter 23b.
【0021】次に本実施例の動作について図3のタイム
チャートを併せ参照して説明する。まず、現用系及び待
機系の各パネル監視盤が夫々正常のときには、NAND
回路21aの出力がローレベル、NAND回路21bの
出力がハイレベルとなるようにされ、セレクタ12a及
び12bはNAND回路21bの出力信号により、端子
“0”の入力信号を選択出力するように制御される。従
って、カウンタ11a及び11bの各クロック端子には
セレクタ12a,12bを通してカウンタ23aの出力
パルスが夫々印加され、またカウンタ11a,11bの
ロード端子にはセレクタ12a,12bを通してカウン
タ23aのキャリイ信号が夫々印加される。Next, the operation of this embodiment will be described with reference to the time chart of FIG. First, when the active and standby panel monitors are operating normally, the NAND
The output of the circuit 21a is set to low level and the output of the NAND circuit 21b is set to high level, and the selectors 12a and 12b are controlled by the output signal of the NAND circuit 21b so as to selectively output the input signal of the terminal "0". It Therefore, the output pulses of the counter 23a are applied to the clock terminals of the counters 11a and 11b through the selectors 12a and 12b, respectively, and the carry signals of the counter 23a are applied to the load terminals of the counters 11a and 11b through the selectors 12a and 12b, respectively. To be done.
【0022】一方、クロック発生器14aは従来のクロ
ックパルスよりも高周波数である、例えば10MHzの
図3(A)に示す如きクロックパルスを発振出力する。
またクロック発生器14bは上記クロック発生器14a
の出力クロックパルスと同一周波数(従って、ここでは
10MHz)の図3(D)に示す如きクロックパルスを
発振出力する。従来と同様に、クロック発生器14aと
14bは互いに関係なく、クロックパルスを発振出力し
ている。On the other hand, the clock generator 14a oscillates and outputs a clock pulse having a higher frequency than that of the conventional clock pulse, for example, 10 MHz as shown in FIG.
The clock generator 14b is the clock generator 14a.
3D, which has the same frequency as the output clock pulse (that is, 10 MHz in this case), is oscillated and output. As in the conventional case, the clock generators 14a and 14b oscillate and output the clock pulse independently of each other.
【0023】カウンタ23a,23bは夫々上記の入力
クロックパルスを分周し、従来のクロックパルスと同一
周波数(例えば1MHz)の、図3(B),(I)に示
すパルスを出力端子QB より出力する。カウンタ11
a,11bはこの図3(B)に示すクロックを計数し、
夫々図3(C)に示す如く値が変化するパネル選択信号
を夫々同期出力する。The counters 23a and 23b respectively divide the above-mentioned input clock pulse, and output from the output terminal Q B the pulses shown in FIGS. 3B and 3I having the same frequency as the conventional clock pulse (for example, 1 MHz). Output. Counter 11
a and 11b count the clocks shown in FIG.
Panel selection signals whose values change as shown in FIG. 3C are output in synchronization with each other.
【0024】この状態において、現用系のパネル監視盤
に障害が発生し、端子22aにローレベルのアラーム信
号が入力されると、NAND回路21bの出力がローレ
ベルに変化し、セレクタ12a及び12bは夫々端子
“1”の入力信号を選択出力する。In this state, if a failure occurs in the active panel monitor board and a low level alarm signal is input to the terminal 22a, the output of the NAND circuit 21b changes to low level, and the selectors 12a and 12b operate. The input signal of the terminal "1" is selectively output.
【0025】従って、障害発生時にはクロック発生器1
4bの出力クロックパルスをカウンタ23bで分周して
得た図3(I)に示す如きパルスがセレクタ12a,1
2bを通してカウンタ11a,11bに印加され、ここ
で計数される。一方、D型フリップフロップ24bはデ
ータ端子に印加される図3(B)に示したカウンタ23
aの出力パルスを、上記クロック発生器14bからのク
ロックパルス(図3(D))でサンプリングして得た信
号を、そのQ出力端子により出力する。Therefore, when a failure occurs, the clock generator 1
A pulse as shown in FIG. 3 (I) obtained by dividing the output clock pulse of 4b by the counter 23b is the selector 12a, 1
It is applied to the counters 11a and 11b through 2b and counted here. On the other hand, the D-type flip-flop 24b is applied to the data terminal of the counter 23 shown in FIG.
A signal obtained by sampling the output pulse of a with the clock pulse (FIG. 3D) from the clock generator 14b is output from its Q output terminal.
【0026】従って、D型フリップフロップ24bのQ
出力信号は図3(E)に示す如くクロック発生器14b
の出力クロックパルスに位相同期した周波数1MHzの
パルスとされ、またD型フリップフロップ24bのXQ
出力端子からは図3(F)に示す如く同図(E)のパル
スと逆相の1MHzのパルスが取り出される。Therefore, the Q of the D-type flip-flop 24b
The output signal is the clock generator 14b as shown in FIG.
Pulse having a frequency of 1 MHz which is phase-synchronized with the output clock pulse of the D-type flip-flop 24b.
As shown in FIG. 3 (F), a 1 MHz pulse having a phase opposite to that of the pulse in FIG. 3 (E) is taken out from the output terminal.
【0027】D型フリップフロップ25bは上記の図3
(E)に示すパルスを、クロック発生器14bからの図
3(D)に示すクロックパルスでサンプリングし、その
Q出力端子より同図(G)に示す如き周波数1MHz
で、かつ、フリップフロップ24bのQ出力信号(図3
(E))よりもクロックパルス1周期分遅延したパルス
を生成出力する。The D-type flip-flop 25b is shown in FIG.
The pulse shown in (E) is sampled with the clock pulse shown in FIG. 3 (D) from the clock generator 14b, and the frequency of 1 MHz as shown in FIG.
And the Q output signal of the flip-flop 24b (see FIG.
A pulse delayed by one clock pulse cycle from (E)) is generated and output.
【0028】NAND回路26bは上記の2つのフリッ
プフロップ24b及び25bの両Q出力信号(図3
(E),(G))の否定論理積をとり、図3(H)に示
す信号を出力し、カウンタ23bのロード端子に印加す
る。このNAND回路26bの出力信号は図3(H)に
示す如く、フリップフロップ24bの出力パルスの立下
りエッジに同期して立下り、かつ、クロック発生器14
bの出力クロックパルスの1周期分の幅をもつエッジ検
出信号であり、例えばその立ち下がりエッジでカウンタ
23bに所定値をロードさせる。The NAND circuit 26b outputs both Q output signals of the above two flip-flops 24b and 25b (see FIG. 3).
The NAND of (E) and (G) is calculated, and the signal shown in FIG. 3H is output and applied to the load terminal of the counter 23b. As shown in FIG. 3H, the output signal of the NAND circuit 26b falls in synchronization with the falling edge of the output pulse of the flip-flop 24b, and the clock generator 14
This is an edge detection signal having a width corresponding to one cycle of the output clock pulse of b. For example, the counter 23b is loaded with a predetermined value at the falling edge thereof.
【0029】これにより、カウンタ23bはロードされ
た所定値からクロック発生器14bの出力クロックを一
定数計数するとハイレベルとなる図3(I)に示す如き
信号を所定の出力端子より出力する。このカウンタ23
bの出力パルスはセレクタ12bを通してカウンタ11
bのクロック端子に供給され、ここで計数される。これ
により、カウンタ11bは図3(J)に示す如く値が変
化するパネル選択信号を生成出力する。As a result, the counter 23b outputs from the predetermined output terminal a signal as shown in FIG. 3 (I) which becomes high level when the output clock of the clock generator 14b is counted by a predetermined number from the loaded predetermined value. This counter 23
The output pulse of b is passed through the selector 12b to the counter 11
It is supplied to the clock terminal of b and is counted here. As a result, the counter 11b generates and outputs a panel selection signal whose value changes as shown in FIG.
【0030】従って、本実施例によれば、カウンタ23
a,23bのロードタイミングを他系から受信したカウ
ンタ23b,23aの出力パルス(クロック)を使って
生成しているため、図3(C),(J)に示す如く、現
用系から待機系への切替時には最大、パルス選択信号は
クロック発生器14bの出力クロックパルスの1周期分
(1/107 秒)の誤差で済み、従来の最大誤差(1/
106 秒)に比し大幅に誤差を少なくすることができ
る。これにより、切替後もパネル選択信号による正常な
ポーリング動作が可能となる。Therefore, according to this embodiment, the counter 23
Since the load timings of a and 23b are generated by using the output pulses (clocks) of the counters 23b and 23a received from other systems, as shown in FIGS. 3C and 3J, from the active system to the standby system. At the maximum, the pulse selection signal requires an error of one cycle (1/10 7 seconds) of the output clock pulse of the clock generator 14b.
The error can be greatly reduced compared with 10 6 seconds). As a result, the normal polling operation by the panel selection signal becomes possible even after the switching.
【0031】[0031]
【発明の効果】上述の如く、本発明によれば、クロック
パルスの遅延を最小限にできるため、現用系から待機系
へパネル監視盤を切替えた場合のパネル選択信号のずれ
を従来に比し大幅に小とすることができ、これにより上
記切替後もパネル選択信号による正常なポーリング動作
ができる等の特長を有するものである。As described above, according to the present invention, since the delay of the clock pulse can be minimized, the shift of the panel selection signal when the panel monitoring panel is switched from the active system to the standby system is compared to the conventional one. It has a feature that it can be remarkably small and that a normal polling operation can be performed by the panel selection signal even after the above switching.
【図1】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.
【図2】本発明の一実施例の回路図である。FIG. 2 is a circuit diagram of an embodiment of the present invention.
【図3】図2の動作説明用タイムチャートである。FIG. 3 is a time chart for explaining the operation of FIG.
【図4】従来の一例の回路図である。FIG. 4 is a circuit diagram of a conventional example.
11a,11b,23a,23b カウンタ 12a,12b セレクタ 13 切換手段 14a,14b 第2のクロック発生器 15a,15b 分周回路 16a,16b 制御手段 24a,24b,25a,25b D型フリップフロッ
プ11a, 11b, 23a, 23b Counter 12a, 12b Selector 13 Switching means 14a, 14b Second clock generator 15a, 15b Dividing circuit 16a, 16b Control means 24a, 24b, 25a, 25b D-type flip-flop
Claims (1)
号を出力するカウンタ(11a,11b)と、上記クロ
ックパルスを発生する第1のクロック発生器(31a,
31b)と、該クロックパルスを該カウンタ(11a,
11b)に供給すると共に該カウンタの所定端子からの
出力を該カウンタ(11a,11b)のロード端子に選
択入力するセレクタ(12a,12b)とを夫々有する
現用系及び待機系のパネル監視盤が、切換手段(13)
により通常は現用系のパネル監視盤の第1のクロック発
生器(31a)の出力クロックパルスを共通使用し、該
現用系のパネル監視盤の障害発生時に、前記待機系のパ
ネル監視盤の第1のクロック発生器(31b)の出力ク
ロックパルスを使用するよう前記セレクタ(12a,1
2b)を切替えるようにされた監視制御装置において、 前記現用系及び待機系のパネル監視盤の各々は、 前記クロックパルスより高周波数のクロックパルスを発
生出力する第2のクロック発生器(14a,14b)を
前記第1のクロック発生器(31a,31b)に代えて
設け、 該第2のクロック発生器(14a,14b)の出力クロ
ックパルスを分周して前記第1のクロック発生器(31
a,31b)の出力クロックパルスと同一周波数のパル
スを発生して自系の前記セレクタ(12a,12b)に
クロックパルスとして供給する分周回路(15a,15
b)と、 該第2のクロック発生器(14a,14b)の出力クロ
ックパルスで他系の前記分周回路(15a,15b)の
出力パルスをサンプリングし、そのサンプリング出力に
基づいて自系の前記分周回路(15a,15b)に所定
値を設定する制御手段(16a,16b)とを有するこ
とを特徴とする監視制御装置における同期回路。1. A counter (11a, 11b) for counting clock pulses and outputting a panel selection signal, and a first clock generator (31a, 31a, 31b) for generating the clock pulse.
31b) and the clock pulse to the counter (11a,
11b), and a panel monitor panel for the active system and a standby system, each of which has a selector (12a, 12b) for selectively inputting an output from a predetermined terminal of the counter to a load terminal of the counter (11a, 11b), Switching means (13)
Therefore, normally, the output clock pulse of the first clock generator (31a) of the active panel monitor is commonly used, and when a failure occurs in the active panel monitor, the first panel monitor panel of the standby system is Of the selector (12a, 1) to use the output clock pulse of the clock generator (31b) of
2b), wherein each of the active and standby panel monitoring boards includes a second clock generator (14a, 14b) for generating and outputting a clock pulse having a higher frequency than the clock pulse. ) Is provided in place of the first clock generator (31a, 31b), and the output clock pulse of the second clock generator (14a, 14b) is divided to divide the first clock generator (31a, 31b).
a, 31b) a frequency divider circuit (15a, 15) that generates a pulse having the same frequency as the output clock pulse and supplies it as a clock pulse to the selector (12a, 12b) of its own system.
b), the output clock pulse of the second clock generator (14a, 14b) is used to sample the output pulse of the frequency dividing circuit (15a, 15b) of the other system, and the output pulse of the own system is used based on the sampling output. A synchronizing circuit in a supervisory control device, comprising: control means (16a, 16b) for setting a predetermined value in the frequency dividing circuits (15a, 15b).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3318138A JPH05153096A (en) | 1991-12-02 | 1991-12-02 | Synchronizing circuit in supervisory and controlling device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3318138A JPH05153096A (en) | 1991-12-02 | 1991-12-02 | Synchronizing circuit in supervisory and controlling device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05153096A true JPH05153096A (en) | 1993-06-18 |
Family
ID=18095930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3318138A Withdrawn JPH05153096A (en) | 1991-12-02 | 1991-12-02 | Synchronizing circuit in supervisory and controlling device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05153096A (en) |
-
1991
- 1991-12-02 JP JP3318138A patent/JPH05153096A/en not_active Withdrawn
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