JPH05152870A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH05152870A JPH05152870A JP3314932A JP31493291A JPH05152870A JP H05152870 A JPH05152870 A JP H05152870A JP 3314932 A JP3314932 A JP 3314932A JP 31493291 A JP31493291 A JP 31493291A JP H05152870 A JPH05152870 A JP H05152870A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- output
- nmos
- gate
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/153—Feedback used to stabilise the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30006—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the push and the pull stages of the SEPP amplifier are both current mirrors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30018—A series coupled active resistor and capacitor are coupled in a feedback circuit of a SEPP amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45224—One output of the differential amplifier being taken into consideration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45274—Level shifting stages are added to the differential amplifier at a position other than the one or more inputs of the dif amp
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
チャネル長Lの比W/Lを大きくすることなく、低抵抗
出力負荷を駆動できるCMOS構成の演算増幅器を提供
する。 【構成】 入力信号を差動増幅段50で差動増幅し、そ
の出力をレベルシフト段60でレベルシフトした後、第
1の増幅段70で増幅し、出力段90内のPMOS91
をオン状態にし、出力端子93へ電流を出力する。この
とき、差動増幅段50の出力は、第2の増幅段80で増
幅され、出力段90内のNMOS92がオフ状態へと移
行する。ここで、第2の増幅段80内の負荷MOS82
がNMOS92と同一特性を持つため、該NMOS92
が完全にオフの領域にならない。そのため、クロスオー
バ歪を小さくできる。
Description
Sトランジスタ)による集積回路上につくられ、アナロ
グ信号の加減算等に用いられる演算増幅器、特に低抵抗
負荷に対しても電源電圧近くまで出力電圧を出力でき、
入力信号の非印加時には消費電力の低い演算増幅器に関
するものである。
次のような文献に記載されるものがあり、以下その構成
を図を用いて説明する。
UITS、SC-17 [6](1982−12)(米)PAUL R.GRAY AND RO
BERT G.MEYER“モス オペレーショナル アンプリファ
イヤー デザイン ア トゥトリアル オーバビュー
(MOS Operational Amplifier Design A Tutorial Overv
iew ) ” P.969-981 図2は、前記文献に記載された従来の演算増幅器の一構
成例を示す回路図である。この演算増幅器は、逆相入力
端子11及び正相入力端子12に供給される入力電圧差
を差動増幅する差動増幅段10と、該差動増幅段10の
出力をレベルシフトするレベルシフト段20と、該レベ
ルシフト段20の出力により相補的にオン,オフ動作し
て出力端子33から出力電圧を出力する出力段30と
を、備えている。さらに、出力端子33の出力電圧を差
動増幅段10へ帰還する発振防止用の位相補償手段40
が設けられている。
- との間に接続されており、逆相入力端子11によりゲ
ート制御されるNチャネルトランジスタ(以下、NMO
Sという)13、正相入力端子12によりゲート制御さ
れるNMOS14、ゲートにバイアス電圧vb が印加さ
れて定電流作用をするNMOS15、及び負荷用のPチ
ャネルMOSトランジスタ(以下、PMOSという)1
6,17より構成されている。レベルシフト段20は、
正電源v+ と負電源v- 間に直列接続されたNMOS2
1,22より構成されている。出力段30は、正電源v
+ と負電源v- 間に直列接続されたPMOS31及びN
MOS32より構成されている。発振防止用の位相補償
手段40は、NMOS41、PMOS42、及びキャパ
シタ43,44より構成されている。
入力電圧が供給されている有信号時に、出力端子33に
接続された出力負荷に対して大電流を供給し、入力端子
11,12に入力電圧が供給されていない無信号時に
は、出力段30に流れる電流を小さくするいわゆるAB
級の演算増幅器として動作する。
端子12に正の入力電圧が供給されると、その入力電圧
が差動増幅段10で差動増幅され、その出力がレベルシ
フト段20でレベルシフトされた後、該レベルシフト段
20の出力によって出力段30内のPMOS31がオン
状態となる。このとき、出力段30内のNMOS32は
オフ状態へ移行する。そして、正電源v+ から出力段3
0内のPMOS31を介して、出力端子33へ出力電流
が出力される。
負荷抵抗に対して電源電圧近くまで出力電圧を出力させ
るためには、出力負荷抵抗に対して大きな電流を流す必
要がある。そのため、出力段30を構成するPMOS3
1及びNMOS32のチャネル幅W対チャネル長Lの比
W/Lを大きくとらなければならない。他の方法とし
て、出力段30の入力、つまり差動増幅段10の出力振
幅を大きくすることも考えられるが、該差動増幅段10
を構成する各トランジスタを飽和領域で動作させるため
に該差動増幅段10の出力振幅をあまり大きくとること
ができない。従って、図2の演算増幅器では、低抵抗出
力負荷に対して大電流を流すために、W/L比を大きく
する方法がとられる。
成の演算増幅器では、低抵抗出力負荷に対応するため
に、出力段30を構成するトランジスタのW/L比を大
きくするので、AB級の演算増幅器であっても、無信号
時の消費電流の増加が避けられない。しかも、出力段3
0を構成するトランジスタも大きくなるので、集積回路
(以下、ICという)化の際のチップ占有面積の増加も
避けられず、それらを解決することが困難であった。
として、低抵抗出力負荷を駆動するときに無信号時の消
費電力が増加する点と、IC化におけるチップ占有面積
の増加という点について解決した演算増幅器を提供する
ものである。
に、第1の発明は、入力信号を差動増幅する差動増幅段
と、前記差動増幅段の出力に基づき相補的動作を行うP
MOS及びNMOSを有する出力段とを、備えたCMO
S構成の演算増幅器において、次のような手段を設けて
いる。即ち、この第1の発明では、前記差動増幅段の出
力のレベルシフトを行うレベルシフト段と、第1の負荷
MOSを有し、前記レベルシフト段の出力を増幅して前
記PMOSをゲート制御する第1の増幅段と、第2の負
荷MOSを有し、前記差動増幅段の出力を増幅して前記
NMOSをゲート制御する第2の増幅段と、前記第1と
第2の増幅段の各出力をそれぞれインピーダンス変換し
てキャパシタにより前記差動増幅段に対して帰還をかけ
る発振防止用の位相補償手段とを、設けている。
MOSを、前記PMOSと同一の特性を持ちゲート及び
ドレインが接続されたPMOSで構成し、さらに第2の
負荷MOSを、前記NMOSと同一の特性を持ちゲート
及びドレインが接続されたNMOSで構成する。そし
て、前記位相補償手段内のインピーダンス変換を、ソー
スホロワ段で行う構成にしている。
を構成したので、入力信号が供給されると、該入力信号
が差動増幅段で差動増幅される。この差動増幅段の出力
は、レベルシフト段でレベルシフトされた後、第1の増
幅段で増幅され、出力段内のPMOSが駆動される。ま
た、差動増幅段の出力は、第2の増幅段で増幅された
後、出力段内のNMOSが駆動される。発振防止用の位
相補償手段は、出力段内のPMOSの動作時に、第1の
増幅段の出力をインピーダンス変換してキャパシタによ
り差動増幅段に対して帰還をかける。また、この発振防
止用の位相補償手段は、出力段内のNMOSの動作時
に、第2の増幅段の出力をインピーダンス変換した後に
キャパシタにより差動増幅段に対して帰還をかけ、発振
を防止する働きがある。
にそれぞれ設けられた第1及び第2の負荷MOSは、出
力段内のPMOSまたはNMOSのオフ状態への移行時
にそれらを完全にオフすることを防止し、出力信号の正
から負方向へ、負から正方向へ移行するときに該出力信
号を滑らかに移行させ、出力波形の歪(クロスオーバ
歪)を小さくする働きがある。また、位相補償手段内の
インピーダンス変換をソースホロワ段で行うようにする
ことにより、簡単かつ的確にインピーダンス変換が行え
る。従って、前記課題を解決できるのである。
の回路図である。この演算増幅器は、CMOSで構成さ
れ、正相入力端子51及び逆相入力端子52の入力電圧
差に応じた差動増幅を行ってノードN1へ出力する差動
増幅段50と、ノードN1上の電圧をレベルシフトとし
てノードN2へ出力するレベルシフト段60と、ノード
N2の電圧を増幅してノードN3へ出力する第1の増幅
段70と、ノードN1上の電圧を増幅してノードN4へ
出力する第2の増幅段80と、ノードN3またはN4の
電圧によって駆動され出力電圧を出力端子93へ出力す
る出力段90と、発振防止用の位相補償手段とを、備え
ている。発振防止用の位相補償手段は、ノードN3の電
圧を第1のソースホロワ段100及び第1のキャパシタ
103を介してノードN1へ帰還させる回路と、ノード
N4の電圧を第2のソースホロワ段110及び第2のキ
ャパシタ113を介してノードN1へ帰還させる回路と
で、構成されている。
- 間に接続される回路であり、入力用のNMOS53,
54、定電流源用のNMOS55、及び負荷用のPMO
S56,57より構成されている。NMOS53のゲー
トは正相入力端子51に接続されると共に、NMOS5
4のゲートが逆相入力端子52に接続されている。NM
OS53,54の各ソースは、NMOS55のドレイン
に共通接続され、そのNMOS55のゲートがバイアス
電圧Vb1に接続され、さらに該NMOS55のソース
が負電源v- に接続されている。NMOS53,54の
各ドレインは、PMOS56,57の各ドレインに接続
され、そのPMOS56,57の各ソースが正電源v+
に接続されている。PMOS56,57の各ゲートは該
PMOS56のドレインに共通接続され、該PMOS5
7のドレインがノードN1に接続されている。
2で構成され、該NMOS61のドレインが正電源v+
に、ゲートがノードN1にそれぞれ接続され、さらにサ
ブストレート及びソースがノードN2に共通接続されて
いる。ノードN2にはNMOS62のドレインが接続さ
れ、該NMOS62のゲートがバイアス電圧Vb1に接
続され、ソースが負電源v- に接続されている。第1の
増幅段70は、ゲート・ドレイン間が接続されたPMO
Sからなる第1の負荷MOS71と、NMOS72とで
構成されている。負荷MOS71のソースは正電源v+
に接続され、ドレイン及びゲートがノードN3に共通接
続されている。ノードN3にはNMOS72のドレイン
が接続され、該NMOS72のゲートがノードN2に、
ソースが負電源v- にそれぞれ接続されている。
レイン及びゲートが接続されたNMOSからなる第2の
負荷MOS82とで、構成されている。PMOS81の
ゲートがノードN1に、ソースが正電源v+ に、ドレイ
ンがノードN4に、それぞれ接続されている。ノードN
4には、第2の負荷MOS82のドレイン及びゲートが
接続され、そのソースが負電源v- に接続されている。
出力段90は、PMOS91及びNMOS92で構成さ
れ、該PMOS91のソースが正電源v+ に、ゲートが
ノードN3に、ドレインが出力端子93に、それぞれ接
続されている。出力端子93にはNMOS92のドレイ
ンが接続され、そのゲートがノードN4に、ソースが負
電源v- にそれぞれ接続されている。なお、第1の増幅
段70内の第1の負荷MOS71は出力段90内のPM
OS91と同一特性を持ち、さらに第2の増幅段80内
の第2の負荷MOS82は出力段90内のNMOS92
と同一特性を持っている。
101,102で構成され、該NMOS101のソース
が正電源v+ に接続され、ドレイン及びサブストレート
が第1のキャパシタ103を介してノードN1に接続さ
れている。NMOS101のドレインはNMOS102
のドレインに接続され、該NMOS102のゲートがバ
イアス電圧Vb1に、ソースが負電源v- にそれぞれ接
続されている。第2のソースホロワ段110は、PMO
S111,112で構成され、該PMOS111のソー
スが正電源v+ に、ゲートがバイアス電圧Vb2にそれ
ぞれ接続され、さらにドレインが第2のキャパシタ11
3を介してノードN1に接続されている。PMOS11
1のドレインはPMOS112のソースに接続され、該
PMOS112のゲートがノードN4に、ドレインが負
電源v- にそれぞれ接続されている。
説明する。 (a) 出力負荷への電流供給動作 逆相入力端子52に対して正相入力端子51に正の入力
電圧が印加されると、差動増幅段50では入力電圧と同
相(正方向)で該入力電圧を増幅してノードN1へ出力
する。レベルシフト段60は、利得1で、ノードN1の
電圧変化分だけ正方向にレベルシフトし、ノードN2へ
出力する。第1の増幅段70では、ノードN2の電圧変
化分を逆相(負方向)で増幅し、ノードN3を介して出
力段90内のPMOS91のゲートへ出力する。これに
より、PMOS91のゲート・ソース間電圧が大きくな
り、出力端子93に接続される出力負荷に電流を供給す
る。このPMOS91の動作時には、第1の増幅段70
の出力側ノードN3の電圧が、第1のソースホロワ段1
00でインピーダンス変換され、第1のキャパシタ10
3によって差動増幅段50の出力側ノードN1へ帰還さ
れる。
て説明すると、第2の増幅段80が、差動増幅段50の
出力側ノードN1の電圧変化分を逆相(負方向)で増幅
し、ノードN4を介して該NMOS92のゲートへ出力
する。すると、NMOS92のゲート・ソース間電圧が
小さくなり、該NMOS92のドレイン電流が小さくな
る。ここで、第2の増幅段80は負荷MOS82を有す
るため、該第2の増幅段80の出力側ノードN4の電圧
が、該NMOS82のトランジスタ固有のスレッショル
ド電圧を維持でき、同一特性を持つNMOS92を完全
にオフの領域にすることがない。
電圧が印加されると、その入力電圧が差動増幅段50に
よって逆相(逆方向)に増幅され、ノードN1から出力
される。ノードN1の電圧は、第2の増幅段80で増幅
され、出力段90内のNMOS92がオン状態になると
共に、第1の増幅段70の出力によって出力段90内の
PMOS91がオフ状態へ移行する。NMOS92がオ
ン状態になると、該NMOS92によって出力端子93
に接続された出力負荷より電流を吸引して、PMOS9
1のドレイン電流が小さくなる。この場合にも、第1の
増幅段70内の第1の負荷MOS71の働きにより、P
MOS91に対するスレッショルド電圧が維持されるの
で、該PMOS91が完全にオフすることはない。ま
た、出力段90内のNMOS92の動作時には、第2の
増幅段80の出力側ノードN4の電圧が、第2のソース
ホロワ段110でインピーダンス変換された後、第2の
キャパシタ113によって差動増幅段50の出力側ノー
ドN1へ帰還される。そのため、演算増幅器の発振動作
を的確に防止できる。
及びNMOS92がそれぞれオフしない領域を持つこと
により、出力端子93の出力電圧が正から負方向へ、負
から正方向へ移行するときに滑らかに移行するので、出
力波形の歪(クロスオーバ歪)が小さくなる。
内のPMOS91及びNMOS92を駆動する第1及び
第2の増幅段70,80内にそれぞれ負荷MOS71,
82を設けたので、クロスオーバ歪も少なく、低抵抗出
力負荷に対しても大振幅の出力電圧を供給できる。しか
も、差動増幅段50と出力段90との間に第1及び第2
の増幅段70,80を設けたので、出力段90内のPM
OS91及びNMOS92のW/L比を大きくとらなく
ても、出力端子93に大電流が流せるので、IC化の際
にチップ占有面積の増加も抑えられる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (i) 第1及び第2のソースホロワ段100,110
は、簡単な回路構成でインピーダンス変換が行える利点
を有するが、これを他のインピーダンス変換手段で構成
してもよい。 (ii) 負電源v- は、接地電位としてもよい。また、
図1の負電源v- と正電源v+ とを入れ替え、それに応
じてNMOSをPMOS、PMOSをNMOSに入れ替
える等の回路構成にしても、上記実施例とほぼ同様の利
点が得られる。 (iii) 差動増幅段50、レベルシフト段60、増幅段
70,80、出力段90、及びソースホロワ段100,
110内に他の素子を追加する等して回路構成を他の構
成に変更することも可能である。
によれば、出力段を駆動する第1及び第2の増幅段内に
第1及び第2の負荷MOSをそれぞれ設けたので、クロ
スオーバ歪も小さく、低抵抗出力負荷に対しても大振幅
の出力電圧を供給できる。しかも、第1及び第2の増幅
段を設けて出力段を駆動するようにしたので、該出力段
を構成するPMOS及びNMOSのW/L比を大きくと
らなくても、出力負荷に大電流が流せるので、IC化の
際にチップ占有面積の増加を抑えることができる。
PMOSで構成し、第2の負荷MOSをNMOSで構成
したので、クロスオーバ歪をより小さくできる。しか
も、ソースホロワ段でインピーダンス変換を行うので、
簡単かつ的確に演算増幅器の発振を防止できる。
る。
Claims (2)
- 【請求項1】 入力信号を差動増幅する差動増幅段と、
前記差動増幅段の出力に基づき相補的動作を行うPチャ
ネルMOSトランジスタ及びNチャネルMOSトランジ
スタを有する出力段とを、備えたCMOS構成の演算増
幅器において、 前記差動増幅段の出力のレベルシフトを行うレベルシフ
ト段と、 第1の負荷MOSを有し、前記レベルシフト段の出力を
増幅して前記PチャネルMOSトランジスタをゲート制
御する第1の増幅段と、 第2の負荷MOSを有し、前記差動増幅段の出力を増幅
して前記NチャネルMOSトランジスタをゲート制御す
る第2の増幅段と、 前記第1と第2の増幅段の各出力をそれぞれインピーダ
ンス変換してキャパシタにより前記差動増幅段に対して
帰還をかける発振防止用の位相補償手段とを、 設けたことを特徴とする演算増幅器。 - 【請求項2】 請求項1記載の演算増幅器において、 前記第1の負荷MOSは、前記PチャネルMOSトラン
ジスタと同一の特性を持ちゲート及びドレインが接続さ
れたPチャネルMOSトランジスタで構成し、 前記第2の負荷MOSは、前記NチャネルMOSトラン
ジスタと同一の特性を持ちゲート及びドレインが接続さ
れたNチャネルMOSトランジスタで構成し、 前記位相補償手段内のインピーダンス変換はソースホロ
ワ段で行う構成にしたことを特徴とする演算増幅器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31493291A JP3320434B2 (ja) | 1991-11-28 | 1991-11-28 | 演算増幅回路 |
US07/980,771 US5289058A (en) | 1991-11-28 | 1992-11-24 | MOS operational amplifier circuit |
EP92120352A EP0544338B1 (en) | 1991-11-28 | 1992-11-27 | MOS operational amplifier circuit |
DE69218552T DE69218552T2 (de) | 1991-11-28 | 1992-11-27 | MOS-Operationsverstärkerschaltungsanordnung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31493291A JP3320434B2 (ja) | 1991-11-28 | 1991-11-28 | 演算増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05152870A true JPH05152870A (ja) | 1993-06-18 |
JP3320434B2 JP3320434B2 (ja) | 2002-09-03 |
Family
ID=18059388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31493291A Expired - Fee Related JP3320434B2 (ja) | 1991-11-28 | 1991-11-28 | 演算増幅回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5289058A (ja) |
EP (1) | EP0544338B1 (ja) |
JP (1) | JP3320434B2 (ja) |
DE (1) | DE69218552T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009253374A (ja) * | 2008-04-01 | 2009-10-29 | Oki Semiconductor Co Ltd | 出力回路、及びオフセットキャンセル方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05312850A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
SE502429C2 (sv) * | 1994-02-21 | 1995-10-16 | Ellemtel Utvecklings Ab | Signalmottagande och signalbehandlande krets |
US5546047A (en) * | 1995-02-27 | 1996-08-13 | Motorola, Inc. | Method and apparatus of an operational amplifier with wide dynamic range |
US5646576A (en) * | 1995-07-24 | 1997-07-08 | Motorola | Output stage of operational amplifier suitable for mounting on a substrate and method of amplifying therewith |
JP3360501B2 (ja) * | 1995-09-20 | 2002-12-24 | 三菱電機株式会社 | 増幅回路及び携帯電話用半導体集積回路装置 |
JPH09232883A (ja) * | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
US5736874A (en) * | 1996-09-20 | 1998-04-07 | Lucent Technologies Inc. | High resolution high speed comparator |
US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
US5838191A (en) * | 1997-02-21 | 1998-11-17 | National Semiconductor Corporation | Bias circuit for switched capacitor applications |
JP3338771B2 (ja) * | 1997-09-04 | 2002-10-28 | 山形日本電気株式会社 | 演算増幅器 |
US6049253A (en) * | 1998-01-29 | 2000-04-11 | Matsushita Electric Industrial Co., Ltd. | Operational amplifier |
JP3875392B2 (ja) * | 1998-02-23 | 2007-01-31 | 株式会社東芝 | 演算増幅器 |
US6018267A (en) * | 1998-03-10 | 2000-01-25 | Information Storage Devices, Inc. | High output swing operational amplifier using low voltage devices |
JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
US6127891A (en) * | 1999-04-05 | 2000-10-03 | National Semiconductor Corporation | Low voltage class AB amplifier with gain boosting |
US6590453B2 (en) * | 2001-09-21 | 2003-07-08 | Silicon Storage Technology, Inc. | Folded cascode high voltage operational amplifier with class AB source follower output stage |
EP1582418A1 (en) * | 2004-03-30 | 2005-10-05 | Dialog Semiconductor GmbH | Squib driver for airbag application |
CN101800519B (zh) * | 2009-02-09 | 2015-02-04 | 普诚科技股份有限公司 | 运算放大器及降低运算放大器的偏移电压的方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4335355A (en) * | 1979-09-28 | 1982-06-15 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
US4480230A (en) * | 1983-07-05 | 1984-10-30 | National Semiconductor Corporation | Large swing CMOS power amplifier |
JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
BE1000333A7 (nl) * | 1987-02-20 | 1988-10-25 | Bell Telephone Mfg | Correctieketen voor een versterker. |
KR950007836B1 (ko) * | 1990-11-27 | 1995-07-20 | 삼성전자주식회사 | 시모스 파워 증폭기 |
-
1991
- 1991-11-28 JP JP31493291A patent/JP3320434B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-24 US US07/980,771 patent/US5289058A/en not_active Expired - Lifetime
- 1992-11-27 EP EP92120352A patent/EP0544338B1/en not_active Expired - Lifetime
- 1992-11-27 DE DE69218552T patent/DE69218552T2/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009253374A (ja) * | 2008-04-01 | 2009-10-29 | Oki Semiconductor Co Ltd | 出力回路、及びオフセットキャンセル方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0544338B1 (en) | 1997-03-26 |
US5289058A (en) | 1994-02-22 |
DE69218552T2 (de) | 1997-11-13 |
DE69218552D1 (de) | 1997-04-30 |
EP0544338A1 (en) | 1993-06-02 |
JP3320434B2 (ja) | 2002-09-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3320434B2 (ja) | 演算増幅回路 | |
EP0792013B1 (en) | Operational amplification circuit | |
US6657485B2 (en) | Linear voltage subtractor/adder circuit and MOS differential amplifier circuit therefor | |
US5844442A (en) | Low voltage fully differential operational amplifier with improved common mode circuitry | |
US6084476A (en) | Operational amplifier | |
US20060012431A1 (en) | Class AB amplifier having adjustable quiescent current and output current | |
US20060197591A1 (en) | Device and method for enhancing output current driving | |
EP0797867B1 (en) | Low voltage linear output buffer operational amplifier | |
US9941850B1 (en) | Fully differential operational amplifier | |
US5929705A (en) | CMOS rail-to-rail input/output amplifier | |
JPH11220341A (ja) | 演算増幅器 | |
JP2002198752A (ja) | 超低電圧cmosのab級電力増幅器 | |
US7116172B2 (en) | High-swing folded cascode having a novel gain-boost amplifier | |
US6833760B1 (en) | Low power differential amplifier powered by multiple unequal power supply voltages | |
JPH04233306A (ja) | 線形cmos出力段 | |
US20080106334A1 (en) | Low-voltage operational amplifier and operational amplifying method | |
US6972623B2 (en) | Differential amplifier without common mode feedback | |
US6492871B2 (en) | Current feedback operational amplifier | |
US20040119536A1 (en) | Variable gain amplifier | |
US7834693B2 (en) | Amplifying circuit | |
US7701295B2 (en) | High-efficiency class-AB amplifier | |
US7755428B2 (en) | Amplifying circuit | |
JP2001053558A (ja) | 演算増幅器 | |
JPH05167362A (ja) | 演算増幅器 | |
JPH08274551A (ja) | 演算増幅器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000912 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080621 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |