JPH05152552A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH05152552A JPH05152552A JP3317759A JP31775991A JPH05152552A JP H05152552 A JPH05152552 A JP H05152552A JP 3317759 A JP3317759 A JP 3317759A JP 31775991 A JP31775991 A JP 31775991A JP H05152552 A JPH05152552 A JP H05152552A
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- JP
- Japan
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- solid
- conductivity
- mos transistor
- type
- drain
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Abstract
(57)【要約】
【目的】画素部の面積を小さくしてしかも良好な S/N
を得ることのできる固体撮像素子を提供すること。 【構成】上記目的は、第一の第一導電型半導体基板上に
第一の第二導電型領域を有し、上記第一の第二導電型領
域内に二次元マトリクス状に配置された複数の第二の第
一導電型領域を有し、上記第一の第二導電型領域と上記
第二の第一導電型領域とで構成された光電変換部に入射
した光信号を電気信号として取り出す固体撮像装置にお
いて、上記複数の第二の第一導電型領域上に、MOS トラ
ンジスタのドレインを構成する第二の第二導電型領域、
ソースを構成する第三の第二導電型領域及び絶縁膜を隔
てたゲートを構成するための導体領域をそれぞれ一つず
つ設けた固体撮像素子とすることによって達成すること
ができる。 【効果】上記構成とすることによって、一つの MOS ト
ランジスタにより信号増幅と信号線分離とリセット動作
を行わせることができ、画素ごとに増幅器を有する撮像
素子の画素面積を大幅に縮小することが可能となる。
を得ることのできる固体撮像素子を提供すること。 【構成】上記目的は、第一の第一導電型半導体基板上に
第一の第二導電型領域を有し、上記第一の第二導電型領
域内に二次元マトリクス状に配置された複数の第二の第
一導電型領域を有し、上記第一の第二導電型領域と上記
第二の第一導電型領域とで構成された光電変換部に入射
した光信号を電気信号として取り出す固体撮像装置にお
いて、上記複数の第二の第一導電型領域上に、MOS トラ
ンジスタのドレインを構成する第二の第二導電型領域、
ソースを構成する第三の第二導電型領域及び絶縁膜を隔
てたゲートを構成するための導体領域をそれぞれ一つず
つ設けた固体撮像素子とすることによって達成すること
ができる。 【効果】上記構成とすることによって、一つの MOS ト
ランジスタにより信号増幅と信号線分離とリセット動作
を行わせることができ、画素ごとに増幅器を有する撮像
素子の画素面積を大幅に縮小することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は画素部において信号電荷
を増幅する固体撮像装置に係り、特に、画素部の面積を
小さくてしかも良好な S/N を得ることができる固体撮
像装置に関する。
を増幅する固体撮像装置に係り、特に、画素部の面積を
小さくてしかも良好な S/N を得ることができる固体撮
像装置に関する。
【０００２】
【従来の技術】撮像素子の多画素化が進むにつれて、１
画素の受光面積が減少するために、一画素に入射する光
量が減少し、S/N が低下する。これに対処する方法とし
て、高S/N を確保するために、各画素に増幅機能を持た
せる方法がある。例えば、AMI(Amplified MOS Imager)
と呼ばれる方法が挙げられる(テレビジョン学会技術報
告 Vol.14 No.16 pp33〜38)。この方式は、各画素がリ
セット用、信号増幅用、信号線分離用の三つの MOS ト
ランジスタを有する構成からなっており、読みだし走査
における雑音が増幅されることなく、原理的に良好な S
/N が得られることになる。
画素の受光面積が減少するために、一画素に入射する光
量が減少し、S/N が低下する。これに対処する方法とし
て、高S/N を確保するために、各画素に増幅機能を持た
せる方法がある。例えば、AMI(Amplified MOS Imager)
と呼ばれる方法が挙げられる(テレビジョン学会技術報
告 Vol.14 No.16 pp33〜38)。この方式は、各画素がリ
セット用、信号増幅用、信号線分離用の三つの MOS ト
ランジスタを有する構成からなっており、読みだし走査
における雑音が増幅されることなく、原理的に良好な S
/N が得られることになる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
方式をとる場合、１画素に三つの MOS トランジスタを
設けることになるので、画素部の面積が大きくなるとい
う問題があった。
方式をとる場合、１画素に三つの MOS トランジスタを
設けることになるので、画素部の面積が大きくなるとい
う問題があった。
【０００４】本発明の目的は、上記従来技術の有してい
た課題を解決して、画素部の面積を小さくしてしかも良
好な S/N を得ることができる固体撮像装置を提供する
ことにある。
た課題を解決して、画素部の面積を小さくしてしかも良
好な S/N を得ることができる固体撮像装置を提供する
ことにある。
【０００５】
【課題を解決するための手段】上記目的は、第一の第一
導電型半導体基板上に第一の第二導電型領域を有し、上
記第一の第二導電型領域内に二次元マトリクス状に配置
された複数の第二の第一導電型領域を有し、上記第一の
第二導電型領域と上記第二の第一導電型領域とで構成さ
れた光電変換部に入射した光信号を電気信号として取り
出す固体撮像装置において、上記複数の第二の第一導電
型領域上に、MOS トランジスタのドレインを構成する第
二の第二導電型領域、ソースを構成する第三の第二導電
型領域、及び、絶縁膜を隔てたゲートを構成するための
導体領域をそれぞれ一つずつ設けた固体撮像装置とする
ことによって、達成することができる。
導電型半導体基板上に第一の第二導電型領域を有し、上
記第一の第二導電型領域内に二次元マトリクス状に配置
された複数の第二の第一導電型領域を有し、上記第一の
第二導電型領域と上記第二の第一導電型領域とで構成さ
れた光電変換部に入射した光信号を電気信号として取り
出す固体撮像装置において、上記複数の第二の第一導電
型領域上に、MOS トランジスタのドレインを構成する第
二の第二導電型領域、ソースを構成する第三の第二導電
型領域、及び、絶縁膜を隔てたゲートを構成するための
導体領域をそれぞれ一つずつ設けた固体撮像装置とする
ことによって、達成することができる。
【０００６】
【作用】上記構成とすることは、ホトダイオードにリセ
ット用電極を設け、信号電荷による基板効果により MOS
トランジスタのドレイン電流の変調を行わせることに
つながり、一つの MOS トランジスタで信号増幅と信号
線分離とリセット動作とを行わせることが可能となり、
これにより一つの画素に必要な MOS トランジスタの数
を減らすことができる。
ット用電極を設け、信号電荷による基板効果により MOS
トランジスタのドレイン電流の変調を行わせることに
つながり、一つの MOS トランジスタで信号増幅と信号
線分離とリセット動作とを行わせることが可能となり、
これにより一つの画素に必要な MOS トランジスタの数
を減らすことができる。
【０００７】具体的には、表面ゲート電極による MOS
トランジスタの ON 、OFF によって信号線分離を行い、
ホトダイオードに蓄積された信号電荷による基板効果に
よって MOS トランジスタのドレイン電流の変調を行
い、ホトダイオードに設けた電極を用いてリセットを行
う。これによって、従来方式においては３個のトランジ
スタを用いて行っていた動作を１個のトランジスタで行
うことが可能となり、画素部の面積を大幅に縮小するこ
とが可能となる。
トランジスタの ON 、OFF によって信号線分離を行い、
ホトダイオードに蓄積された信号電荷による基板効果に
よって MOS トランジスタのドレイン電流の変調を行
い、ホトダイオードに設けた電極を用いてリセットを行
う。これによって、従来方式においては３個のトランジ
スタを用いて行っていた動作を１個のトランジスタで行
うことが可能となり、画素部の面積を大幅に縮小するこ
とが可能となる。
【０００８】
【実施例】以下、本発明の固体撮像装置について実施例
によって具体的に説明する。
によって具体的に説明する。
【０００９】
【実施例１】本発明固体撮像装置の一実施例について、
図１、図２、図３及び図４を用いて説明する。なお、図
１は本発明固体撮像装置の画素部の構造を示す断面図、
図２は該装置の画素部のレイアウトを示す平面図、図３
は該装置全体の構成を示す平面図、図４は該装置の走査
回路の動作タイミングを示す図である。
図１、図２、図３及び図４を用いて説明する。なお、図
１は本発明固体撮像装置の画素部の構造を示す断面図、
図２は該装置の画素部のレイアウトを示す平面図、図３
は該装置全体の構成を示す平面図、図４は該装置の走査
回路の動作タイミングを示す図である。
【００１０】まず、図２を用いて、画素部の構成につい
て説明する。この図は四つの画素についてのレイアウト
を示した図で、３は各画素部を分離するｎ型不純物層、
４は埋め込みホトダイオードを構成するための濃いｐ型
拡散層、６は濃いｐ型拡散層でMOS トランジスタのドレ
インとなっていることを示す。また、21は n 番目のリ
セット用配線層ＶR(n)と濃いｐ型拡散層４とのコンタク
ト穴、22は n＋1 番目のリセット用配線層ＶR(n＋1)と
濃いｐ型拡散層４とのコンタクト穴、23はｍ番目の読み
だし用配線層ＶD(m)と濃いｐ型拡散層６とのコンタクト
穴、24は m＋1番目の読みだし用配線層ＶD(m＋1)と濃い
ｐ型拡散層６とのコンタクト穴である。また、ＶG(n)、
ＶG(m＋1)はそれぞれ n 番目のゲート用配線層、n＋1
番目のゲート用配線層を示す。ここで、ｎ型不純物層３
の領域は濃いｐ型拡散層４の領域を囲むようにして形成
され、ゲート用配線層とｎ型不純物層３との重なってい
る部分が MOS トランジスタを形成しており、また、リ
セット用配線層を水平方向に配線し、ラインごとのリセ
ットを可能にしている。
て説明する。この図は四つの画素についてのレイアウト
を示した図で、３は各画素部を分離するｎ型不純物層、
４は埋め込みホトダイオードを構成するための濃いｐ型
拡散層、６は濃いｐ型拡散層でMOS トランジスタのドレ
インとなっていることを示す。また、21は n 番目のリ
セット用配線層ＶR(n)と濃いｐ型拡散層４とのコンタク
ト穴、22は n＋1 番目のリセット用配線層ＶR(n＋1)と
濃いｐ型拡散層４とのコンタクト穴、23はｍ番目の読み
だし用配線層ＶD(m)と濃いｐ型拡散層６とのコンタクト
穴、24は m＋1番目の読みだし用配線層ＶD(m＋1)と濃い
ｐ型拡散層６とのコンタクト穴である。また、ＶG(n)、
ＶG(m＋1)はそれぞれ n 番目のゲート用配線層、n＋1
番目のゲート用配線層を示す。ここで、ｎ型不純物層３
の領域は濃いｐ型拡散層４の領域を囲むようにして形成
され、ゲート用配線層とｎ型不純物層３との重なってい
る部分が MOS トランジスタを形成しており、また、リ
セット用配線層を水平方向に配線し、ラインごとのリセ
ットを可能にしている。
【００１１】次に、基本的なリセット動作、蓄積動作、
読みだし動作について、図１(図２の点線Ａ‐Ｂ部の断
面)を用いて説明する。図１で、１はｎ型半導体基板、
２は該半導体基板１上に形成されたｐ型不純物層、５は
ゲート電極を示す。また、濃いｐ型拡散層４はリセット
用配線層ＶR(n)と接続され、濃いｐ型拡散層６は読みだ
し用配線層ＶD(n＋1)に接続されている。本実施例の場
合、埋め込みホトダイオードを構成するための濃いｐ型
拡散層４に電極を設け、また、この拡散層をMOS トラン
ジスタのソースとして用いるところに特徴がある。
読みだし動作について、図１(図２の点線Ａ‐Ｂ部の断
面)を用いて説明する。図１で、１はｎ型半導体基板、
２は該半導体基板１上に形成されたｐ型不純物層、５は
ゲート電極を示す。また、濃いｐ型拡散層４はリセット
用配線層ＶR(n)と接続され、濃いｐ型拡散層６は読みだ
し用配線層ＶD(n＋1)に接続されている。本実施例の場
合、埋め込みホトダイオードを構成するための濃いｐ型
拡散層４に電極を設け、また、この拡散層をMOS トラン
ジスタのソースとして用いるところに特徴がある。
【００１２】まず、リセット動作について説明する。濃
いｐ型拡散層４に濃いｐ型拡散層４とｎ型不純物層３と
の間が順バイアスとなる電圧、濃いｐ型拡散層６に濃い
ｐ型拡散層６とｎ型不純物層との間が逆バイアスとなる
電圧、ゲート電極５にMOS トランジスタが OFF 状態に
なるような電圧を与える。このとき、ｎ型半導体基板１
とｐ型不純物層２との間、ｐ型不純物層２とｎ型不純物
層３との間は逆バイアスとなっている。この状態では、
ホトダイオードに蓄積されている電荷がリセット用配線
層ＶR(n)から吸引される。
いｐ型拡散層４に濃いｐ型拡散層４とｎ型不純物層３と
の間が順バイアスとなる電圧、濃いｐ型拡散層６に濃い
ｐ型拡散層６とｎ型不純物層との間が逆バイアスとなる
電圧、ゲート電極５にMOS トランジスタが OFF 状態に
なるような電圧を与える。このとき、ｎ型半導体基板１
とｐ型不純物層２との間、ｐ型不純物層２とｎ型不純物
層３との間は逆バイアスとなっている。この状態では、
ホトダイオードに蓄積されている電荷がリセット用配線
層ＶR(n)から吸引される。
【００１３】次に、光電変換された信号電荷の蓄積動作
について説明する。ｐ型拡散層４にｐ型拡散層４とｎ型
不純物層３との間が逆バイアスになる電圧、濃いｐ型拡
散層６に濃いｐ型拡散層６とｎ型不純物層３との間が逆
バイアスとなる電圧、ゲート電極５に MOS トランジス
タが OFF 状態になるような電圧を与える。この状態で
は、ホトダイオードにより光電変換された信号電荷はｎ
型不純物層３内の空乏層領域に蓄積される。
について説明する。ｐ型拡散層４にｐ型拡散層４とｎ型
不純物層３との間が逆バイアスになる電圧、濃いｐ型拡
散層６に濃いｐ型拡散層６とｎ型不純物層３との間が逆
バイアスとなる電圧、ゲート電極５に MOS トランジス
タが OFF 状態になるような電圧を与える。この状態で
は、ホトダイオードにより光電変換された信号電荷はｎ
型不純物層３内の空乏層領域に蓄積される。
【００１４】最後に、信号電荷の読みだし動作について
説明する。ｐ型拡散層４にｐ型拡散層４とｎ型不純物層
３との間が逆バイアスとなる電圧、濃いｐ型拡散層６に
濃いｐ型拡散層６とｎ型不純物層３との間が逆バイアス
となる電圧、ゲート電極５にMOS トランジスタが ON と
なるような電圧を与える。このとき、ｎ型半導体基板１
とｐ型不純物層２との間、ｐ型不純物層２とｎ型不純物
層３との間は逆バイアスとなっている。この状態では、
基板効果によりｎ型不純物層３に蓄積されている電荷に
応じたドレイン電流が流れ、信号電荷の増幅が行われ
る。
説明する。ｐ型拡散層４にｐ型拡散層４とｎ型不純物層
３との間が逆バイアスとなる電圧、濃いｐ型拡散層６に
濃いｐ型拡散層６とｎ型不純物層３との間が逆バイアス
となる電圧、ゲート電極５にMOS トランジスタが ON と
なるような電圧を与える。このとき、ｎ型半導体基板１
とｐ型不純物層２との間、ｐ型不純物層２とｎ型不純物
層３との間は逆バイアスとなっている。この状態では、
基板効果によりｎ型不純物層３に蓄積されている電荷に
応じたドレイン電流が流れ、信号電荷の増幅が行われ
る。
【００１５】次に、撮像素子全体の動作について、図３
及び図４によって説明する。図３は水平画素数ｍ個、垂
直画素数ｎ個からなる撮像素子を表した図であり、ｐ
(1、1)はＸ座表１、Ｙ座表１、つまり図の最も左下の画
素であることを示す。また、31は水平スイッチとリセッ
ト電極用の駆動回路、32 は垂直スイッチ用の駆動回路
である。例えば、画素ｐ(2、2)を読みだす場合、ＶG(2)
が低レベルになり、２行目の MOS トランジスタが全て
ON 状態になる。この状態で、順次ＶX(1)、ＶX(2)とパ
ルスを与え、垂直スイッチを ON にしていくと、出力信
号線32には増幅された各画素の信号電荷が出力される。
このようにして、１水平走査期間内に１ライン分の画素
信号が出力される。次の水平走査期間では、ＶG(1)が低
レベルになり、同様にして１ライン分の画素信号が出力
される。また、この水平走査期間内にＶR(2)を高レベル
にして２行目の画素のリセットを行う。この繰り返しに
よって信号電荷を読みだしていく。このように、本発明
の構成の場合には１個のトランジスタでリセット動作、
蓄積動作、読みだし動作の全てを行うことができるた
め、画素部の面積を大幅に縮小することができる。
及び図４によって説明する。図３は水平画素数ｍ個、垂
直画素数ｎ個からなる撮像素子を表した図であり、ｐ
(1、1)はＸ座表１、Ｙ座表１、つまり図の最も左下の画
素であることを示す。また、31は水平スイッチとリセッ
ト電極用の駆動回路、32 は垂直スイッチ用の駆動回路
である。例えば、画素ｐ(2、2)を読みだす場合、ＶG(2)
が低レベルになり、２行目の MOS トランジスタが全て
ON 状態になる。この状態で、順次ＶX(1)、ＶX(2)とパ
ルスを与え、垂直スイッチを ON にしていくと、出力信
号線32には増幅された各画素の信号電荷が出力される。
このようにして、１水平走査期間内に１ライン分の画素
信号が出力される。次の水平走査期間では、ＶG(1)が低
レベルになり、同様にして１ライン分の画素信号が出力
される。また、この水平走査期間内にＶR(2)を高レベル
にして２行目の画素のリセットを行う。この繰り返しに
よって信号電荷を読みだしていく。このように、本発明
の構成の場合には１個のトランジスタでリセット動作、
蓄積動作、読みだし動作の全てを行うことができるた
め、画素部の面積を大幅に縮小することができる。
【００１６】さらに、本実施例の場合、リセット用配線
とゲート用配線とを別々に設けてある。本実施例の構成
の場合非破壊読みだしが可能なので、このような配線に
することによって、任意のラインについてリセット動作
あるいは読みだし動作を複数回行うことが可能である。
これを用いて、例えば周囲の明るさに応じて同一画素を
同一フィールド内で複数回読みだすこと、あるいは、同
一フレーム内で複数回読みだすことによって感度を上げ
ることも可能である。
とゲート用配線とを別々に設けてある。本実施例の構成
の場合非破壊読みだしが可能なので、このような配線に
することによって、任意のラインについてリセット動作
あるいは読みだし動作を複数回行うことが可能である。
これを用いて、例えば周囲の明るさに応じて同一画素を
同一フィールド内で複数回読みだすこと、あるいは、同
一フレーム内で複数回読みだすことによって感度を上げ
ることも可能である。
【００１７】また、本実施例の構成においては、電荷が
蓄積しているｎ型不純物層３から基板方向にｐ型不純物
層２、ｎ型基板１の積み重ね、すなわちｎｐｎ構造とな
っている。この構造では、ｐ型不純物層内にポテンシャ
ルの山ができ、このポテンシャルの山を調整することに
よってブルーミングの抑圧を行うことができる。
蓄積しているｎ型不純物層３から基板方向にｐ型不純物
層２、ｎ型基板１の積み重ね、すなわちｎｐｎ構造とな
っている。この構造では、ｐ型不純物層内にポテンシャ
ルの山ができ、このポテンシャルの山を調整することに
よってブルーミングの抑圧を行うことができる。
【００１８】次に、シャッタ動作について説明する。本
実施例の場合、各画素ごとにリセット用の電極が設けて
あるので、１ラインごとのシャッタ動作が可能である。
シャッタ速度は、リセット動作を行ってから読みだし動
作を行うまでのタイミングを変更することで、自由に設
定することができる。また、従来方式と同様に、基板に
高い電圧をかけてパンチスルーにより基板方向に電荷を
引き抜き、シャッタ動作を行うことも可能である。
実施例の場合、各画素ごとにリセット用の電極が設けて
あるので、１ラインごとのシャッタ動作が可能である。
シャッタ速度は、リセット動作を行ってから読みだし動
作を行うまでのタイミングを変更することで、自由に設
定することができる。また、従来方式と同様に、基板に
高い電圧をかけてパンチスルーにより基板方向に電荷を
引き抜き、シャッタ動作を行うことも可能である。
【００１９】なお、上記の例ではｎ型基板を用いた場合
について説明したが、ｐ型基板を用いた場合にも同様の
効果を得ることができる。
について説明したが、ｐ型基板を用いた場合にも同様の
効果を得ることができる。
【００２０】
【実施例２】本発明固体撮像装置の他の実施例の構成を
図５に示す。この場合は、ゲート用配線層とリセット用
配線層がオンラインになっており、濃いｐ型拡散層４と
のコンタクトをとるために、リセット用配線から一定間
隔で枝が出ている。他の構成は実施例１の場合と同様で
ある。このようなレイアウトにすることによって、画素
における開口面積をさらに大きくすることができるとい
う効果が得られる。
図５に示す。この場合は、ゲート用配線層とリセット用
配線層がオンラインになっており、濃いｐ型拡散層４と
のコンタクトをとるために、リセット用配線から一定間
隔で枝が出ている。他の構成は実施例１の場合と同様で
ある。このようなレイアウトにすることによって、画素
における開口面積をさらに大きくすることができるとい
う効果が得られる。
【００２１】
【発明の効果】以上述べてきたように、固体撮像素子を
本発明構成の固体撮像素子とすることによって、従来技
術の有していた課題を解決して、画素部の面積を小さく
してしかも良好な S/N を得ることができる固体撮像素
子を提供することができた。すなわち、ホトダイオード
にリセット用電極を設け、信号電荷による基板効果によ
り MOS トランジスタのドレイン電流の変調を行うこと
で、１個の MOS トランジスタにより信号増幅と信号線
分離とリセット動作とが可能となるため、１画素の面積
を大幅に小さくすることができる。また、画素ごとに増
幅機能を有しているため、読みだし走査における雑音が
増幅されず、良好な S/N が得られる。
本発明構成の固体撮像素子とすることによって、従来技
術の有していた課題を解決して、画素部の面積を小さく
してしかも良好な S/N を得ることができる固体撮像素
子を提供することができた。すなわち、ホトダイオード
にリセット用電極を設け、信号電荷による基板効果によ
り MOS トランジスタのドレイン電流の変調を行うこと
で、１個の MOS トランジスタにより信号増幅と信号線
分離とリセット動作とが可能となるため、１画素の面積
を大幅に小さくすることができる。また、画素ごとに増
幅機能を有しているため、読みだし走査における雑音が
増幅されず、良好な S/N が得られる。
【図１】本発明固体撮像素子の一実施例の画素部の構成
を示す断面図。
を示す断面図。
【図２】本発明固体撮像素子の一実施例の画素部のレイ
アウトを示す平面図。
アウトを示す平面図。
【図３】本発明固体撮像素子の一実施例の全体の構成を
示す平面図。
示す平面図。
【図４】本発明固体撮像素子の一実施例の走査回路の動
作タイミングを示す図。
作タイミングを示す図。
【図５】本発明固体撮像素子の他の実施例の画素部のレ
イアウトを示す平面図。
イアウトを示す平面図。
１…ｎ型半導体基板、２…ｐ型不純物層、３…ｎ型不純
物層、４…埋め込みホトダイオードを構成するための濃
いｐ型拡散層、５…ゲート電極、６… MOSトランジスタ
のドレインとなる濃いｐ型拡散層、21…ｎ番目のリセッ
ト用配線層ＶR(n)と濃いｐ型拡散層４とのコンタクト
穴、22…ｎ＋１番目のリセット用配線層ＶR(n＋1)と濃
いｐ型拡散層４とのコンタクト穴、23…ｍ番目の読みだ
し用配線層ＶD(m)と濃いｐ型拡散層６とのコンタクト
穴、24…ｍ＋１番目の読みだし用配線層ＶD(m＋1)と濃
いｐ型拡散層６とのコンタクト穴、31…水平スイッチと
リセット電極用の駆動回路、32…垂直スイッチ用の駆動
回路。
物層、４…埋め込みホトダイオードを構成するための濃
いｐ型拡散層、５…ゲート電極、６… MOSトランジスタ
のドレインとなる濃いｐ型拡散層、21…ｎ番目のリセッ
ト用配線層ＶR(n)と濃いｐ型拡散層４とのコンタクト
穴、22…ｎ＋１番目のリセット用配線層ＶR(n＋1)と濃
いｐ型拡散層４とのコンタクト穴、23…ｍ番目の読みだ
し用配線層ＶD(m)と濃いｐ型拡散層６とのコンタクト
穴、24…ｍ＋１番目の読みだし用配線層ＶD(m＋1)と濃
いｐ型拡散層６とのコンタクト穴、31…水平スイッチと
リセット電極用の駆動回路、32…垂直スイッチ用の駆動
回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋元 肇 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】第一の第一導電型半導体基板上に第一の第
二導電型領域を有し、上記第一の第二導電型領域内に二
次元マトリクス状に配置された複数の第二の第一導電型
領域を有し、上記第一の第二導電型領域と上記第二の第
一導電型領域とで構成された光電変換部に入射した光信
号を電気信号として取り出す固体撮像装置において、上
記複数の第二の第一導電型領域上に、MOS トランジスタ
のドレインを構成する第二の第二導電型領域、ソースを
構成する第三の第二導電型領域及び絶縁膜を隔てたゲー
トを構成するための導体領域をそれぞれ一つずつ設けた
ことを特徴とする固体撮像装置。 - 【請求項２】上記第一の第二導電型領域と上記第二の第
一導電型領域とで構成される光電変換部に発生した電荷
による基板効果によって、上記複数の第二の第一導電型
領域上に設けた MOS トランジスタのドレイン電流を変
調することを特徴とする請求項１記載の固体撮像装置。 - 【請求項３】MOS トランジスタのドレインを構成する上
記第二の第二導電型領域を上記第二の第一導電型で覆っ
たことを特徴とする請求項１記載の固体撮像装置。 - 【請求項４】MOS トランジスタのドレインを構成する上
記第二の第二導電型領域にリセット用電極を設けたこと
を特徴とする請求項１記載の固体札像装置。 - 【請求項５】リセット動作時に、MOS トランジスタのド
レインを構成する上記第二の第二導電型領域から電荷を
排出することを特徴とする請求項１記載の固体撮像装
置。 - 【請求項６】リセット用の配線と MOS トランジスタの
ゲート用の配線とを別々に設けたことを特徴とする請求
項１記載の固体撮像装置。 - 【請求項７】周囲の明るさに応じて同一フィールド内に
おける同一画素の読みだし回数を可変としたことを特徴
とする請求項５記載の固体撮像装置。 - 【請求項８】周囲の明るさに応じて同一フレーム内にお
ける同一画素の読みだし回数を可変としたことを特徴と
する請求項５記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317759A JPH05152552A (ja) | 1991-12-02 | 1991-12-02 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317759A JPH05152552A (ja) | 1991-12-02 | 1991-12-02 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152552A true JPH05152552A (ja) | 1993-06-18 |
Family
ID=18091728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317759A Pending JPH05152552A (ja) | 1991-12-02 | 1991-12-02 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152552A (ja) |
-
1991
- 1991-12-02 JP JP3317759A patent/JPH05152552A/ja active Pending
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