JPH05151171A - マルチプロセツサシステムにおけるプロセツサ結合方式 - Google Patents
マルチプロセツサシステムにおけるプロセツサ結合方式Info
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- JPH05151171A JPH05151171A JP31678591A JP31678591A JPH05151171A JP H05151171 A JPH05151171 A JP H05151171A JP 31678591 A JP31678591 A JP 31678591A JP 31678591 A JP31678591 A JP 31678591A JP H05151171 A JPH05151171 A JP H05151171A
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- slave processor
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Abstract
(57)【要約】
【目的】 スレーブプロセッサのハードウェア設定の誤
りによるシステムの動作不良を防止できるマルチプロセ
ッサシステムにおけるプロセッサ結合方式。 【構成】 システムスタート前、マスタプロセッサは、
スレーブプロセッサの実装メモリの存在をリサーチを行
い（ステップＳ１１）、次に、スレーブプロセッサのリ
セットを解除し（ステップＳ１２）、デュアルポートメ
モリ上のアドレス重複判定領域に５５（１６進数）とＡ
Ａ（１６進数）を交互に書込み、デュアルポートメモリ
の設定が重複していないか判断する（ステップＳ１３，
Ｓ１４）。重複している場合はアラームを出力してシス
テムを停止する（ステップＳ１５）。重複が検出されな
かった場合マスタプロセッサはスレーブプロセッサの割
り込み設定レジスタをアクセスして最適な割り込みレベ
ルをソフト設定する（ステップ１７）。以後、メインプ
ログラムの実行を開始する（ステップＳ１８）。
りによるシステムの動作不良を防止できるマルチプロセ
ッサシステムにおけるプロセッサ結合方式。 【構成】 システムスタート前、マスタプロセッサは、
スレーブプロセッサの実装メモリの存在をリサーチを行
い（ステップＳ１１）、次に、スレーブプロセッサのリ
セットを解除し（ステップＳ１２）、デュアルポートメ
モリ上のアドレス重複判定領域に５５（１６進数）とＡ
Ａ（１６進数）を交互に書込み、デュアルポートメモリ
の設定が重複していないか判断する（ステップＳ１３，
Ｓ１４）。重複している場合はアラームを出力してシス
テムを停止する（ステップＳ１５）。重複が検出されな
かった場合マスタプロセッサはスレーブプロセッサの割
り込み設定レジスタをアクセスして最適な割り込みレベ
ルをソフト設定する（ステップ１７）。以後、メインプ
ログラムの実行を開始する（ステップＳ１８）。
Description
【０００１】
【産業上の利用分野】マルチプロセッサ構成を持つコン
ピュータシステムのマルチプロセッサ結合方式に関する
ものである。
ピュータシステムのマルチプロセッサ結合方式に関する
ものである。
【０００２】
【従来の技術】マルチプロセッサシステムでは、マスタ
スレーブ間でデータの授受を行うためのデュアルポート
メモリと、マスタスレーブ間で同期をとるための割り込
みインタフェースは必須の機能である。複数のスレーブ
プロセッサをマスタプロセッサに接続するシステムで
は、スレーブプロセッサユニット内にデュアルポートメ
モリを設け、このデュアルポートのマスタプロセッサか
ら見たアドレスは、スレーブユニット内のハードウェア
設定で行われている。また、割り込みレベルも同様に、
スレーブユニット内のハードウェア設定でで行われてい
る。
スレーブ間でデータの授受を行うためのデュアルポート
メモリと、マスタスレーブ間で同期をとるための割り込
みインタフェースは必須の機能である。複数のスレーブ
プロセッサをマスタプロセッサに接続するシステムで
は、スレーブプロセッサユニット内にデュアルポートメ
モリを設け、このデュアルポートのマスタプロセッサか
ら見たアドレスは、スレーブユニット内のハードウェア
設定で行われている。また、割り込みレベルも同様に、
スレーブユニット内のハードウェア設定でで行われてい
る。
【０００３】このため、マスタプロセッサのソフトウェ
アは、複数のスレーブプロセッサ個々で異なるハードウ
ェア設定を予め認識して設計されなければならない。
アは、複数のスレーブプロセッサ個々で異なるハードウ
ェア設定を予め認識して設計されなければならない。
【０００４】
【発明が解決しようとする課題】従来の方法では、ハー
ドウェアの設定とソフトウェアとの整合性がないと、シ
ステムが正常に動作せず、最悪の場合システムダウンに
なる場合があった。このため、システム作成時や、拡張
時、または故障時の部分的なハードウェアの入れ替え時
等には、スレーブプロセッサのアドレスの設定や割り込
みレベルの設定は、マスタプロセッサのソフトウェアと
の整合性をとるための注意が必要であるという未解決の
課題があった。
ドウェアの設定とソフトウェアとの整合性がないと、シ
ステムが正常に動作せず、最悪の場合システムダウンに
なる場合があった。このため、システム作成時や、拡張
時、または故障時の部分的なハードウェアの入れ替え時
等には、スレーブプロセッサのアドレスの設定や割り込
みレベルの設定は、マスタプロセッサのソフトウェアと
の整合性をとるための注意が必要であるという未解決の
課題があった。
【０００５】そこで、この発明は、上記従来の未解決の
課題に着目してなされたものであり、スレーブプロセッ
サのアドレスの設定の重複判定や割り込みレベルの決定
をマスタプロセッサから行うことのできるマルチプロセ
ッサシステムにおけるプロセッサ結合方式を提供するこ
とを目的としている。
課題に着目してなされたものであり、スレーブプロセッ
サのアドレスの設定の重複判定や割り込みレベルの決定
をマスタプロセッサから行うことのできるマルチプロセ
ッサシステムにおけるプロセッサ結合方式を提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係るマルチプロセッサシステムにおける
プロセッサ結合方式は、マスタプロセッサのシステムバ
スに複数のスレーブプロセッサがデュアルポートメモリ
結合で接続されるマルチプロセッサシステムにおけるプ
ロセッサ結合方式において、前記マスタプロセッサは、
個々のスレーブプロセッサのデュアルポートメモリにハ
ードウェアで設定されているアドレスを確認するアドレ
ス確認手段を備え、該アドレス確認手段で、各スレーブ
プロセッサのアドレスを確認した後に、各スレーブプロ
セッサのリセット状態を解除して動作状態に移行させる
ようにしたことを特徴としている。
に、請求項１に係るマルチプロセッサシステムにおける
プロセッサ結合方式は、マスタプロセッサのシステムバ
スに複数のスレーブプロセッサがデュアルポートメモリ
結合で接続されるマルチプロセッサシステムにおけるプ
ロセッサ結合方式において、前記マスタプロセッサは、
個々のスレーブプロセッサのデュアルポートメモリにハ
ードウェアで設定されているアドレスを確認するアドレ
ス確認手段を備え、該アドレス確認手段で、各スレーブ
プロセッサのアドレスを確認した後に、各スレーブプロ
セッサのリセット状態を解除して動作状態に移行させる
ようにしたことを特徴としている。
【０００７】また、請求項２に係るマルチプロセッサシ
ステムにおけるプロセッサ結合方式は、各スレーブプロ
セッサは、動作状態となったときに所定時間の間に互い
に重畳すると所定値となる２つの値を交互に書込むアド
レス重複判定用記憶領域を有し、前記マスタプロセッサ
は、各スレーブプロセッサに対するアドレスを指定して
アドレス重複判定用記憶領域のデータを読込み、これが
前記所定値であるか否かを判定するアドレス重複検出手
段を備えていることを特徴としている。
ステムにおけるプロセッサ結合方式は、各スレーブプロ
セッサは、動作状態となったときに所定時間の間に互い
に重畳すると所定値となる２つの値を交互に書込むアド
レス重複判定用記憶領域を有し、前記マスタプロセッサ
は、各スレーブプロセッサに対するアドレスを指定して
アドレス重複判定用記憶領域のデータを読込み、これが
前記所定値であるか否かを判定するアドレス重複検出手
段を備えていることを特徴としている。
【０００８】さらに、請求項３に係るマルチプロセッサ
システムにおけるプロセッサ結合方式は、前記マスタプ
ロセッサは、各スレーブプロセッサに対する割込レベル
設定する割込レベル設定手段を備えていることを特徴と
している。
システムにおけるプロセッサ結合方式は、前記マスタプ
ロセッサは、各スレーブプロセッサに対する割込レベル
設定する割込レベル設定手段を備えていることを特徴と
している。
【０００９】
【作用】請求項１に係るマルチプロセッサシステムにお
けるプロセッサ結合方式は、マスタプロセッサに設定さ
れているアドレス確認手段により、各スレーブプロセッ
サのアドレスを確認した後に、各スレーブプロセッサの
リセット状態を解除する。
けるプロセッサ結合方式は、マスタプロセッサに設定さ
れているアドレス確認手段により、各スレーブプロセッ
サのアドレスを確認した後に、各スレーブプロセッサの
リセット状態を解除する。
【００１０】請求項２に係るマルチプロセッサシステム
におけるプロセッサ結合方式は、マスタプロセッサのシ
ステムバスに接続される複数のスレーブプロセッサによ
るデュアルポートメモリアドレスの重複設定を検出する
ので、システムの暴走を引き起こすことなく、システム
を停止できる。請求項３に係るマルチプロセッサシステ
ムにおけるプロセッサ結合方式は、マスタプロセッサ
は、各スレーブプロセッサに対する割込レベル設定する
割込レベル設定手段を備えているので、割り込みレベル
の設定をハードウェアでおこなう場合と異なり、システ
ムで最適な割り込みレベルを設定できる。
におけるプロセッサ結合方式は、マスタプロセッサのシ
ステムバスに接続される複数のスレーブプロセッサによ
るデュアルポートメモリアドレスの重複設定を検出する
ので、システムの暴走を引き起こすことなく、システム
を停止できる。請求項３に係るマルチプロセッサシステ
ムにおけるプロセッサ結合方式は、マスタプロセッサ
は、各スレーブプロセッサに対する割込レベル設定する
割込レベル設定手段を備えているので、割り込みレベル
の設定をハードウェアでおこなう場合と異なり、システ
ムで最適な割り込みレベルを設定できる。
【００１１】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の一実施例を示す概略構成図で
ある。図１において、１はマスタプロセッサであって、
マスタプロセッサ１からは、システムバス２が延びてお
り、その延長上に複数のスレーブプロセッサ３ａ，３ｂ
がデュアルポートメモリ４ａ，４ｂを介してそれぞれ接
続されている。
明する。図１は、本発明の一実施例を示す概略構成図で
ある。図１において、１はマスタプロセッサであって、
マスタプロセッサ１からは、システムバス２が延びてお
り、その延長上に複数のスレーブプロセッサ３ａ，３ｂ
がデュアルポートメモリ４ａ，４ｂを介してそれぞれ接
続されている。
【００１２】デュアルポートメモリ４ａ，４ｂは、例え
ば８ＫＢの容量を持つメモリであって、そのアドレスは
スレーブプロセッサ内の例えばディップスイッチでハー
ドウェア設定されている。アドレス設定がスレーブプロ
セッサ毎に正常に行われていれば動作は正常に行われる
が、アドレス設定が重複して行われているとマスタプロ
セッサとスレーブプロセッサとの間の動作が異常にな
る。
ば８ＫＢの容量を持つメモリであって、そのアドレスは
スレーブプロセッサ内の例えばディップスイッチでハー
ドウェア設定されている。アドレス設定がスレーブプロ
セッサ毎に正常に行われていれば動作は正常に行われる
が、アドレス設定が重複して行われているとマスタプロ
セッサとスレーブプロセッサとの間の動作が異常にな
る。
【００１３】５はスレーブプロセッサ３ａの割り込みレ
ベル設定レジスタであり、６はスレーブプロセッサ３ｂ
の割り込みレベル設定レジスタである。これらの割り込
みレベル設定レジスタの内容はマスタプロセッサ１によ
って設定される。したがって、割り込みレベル設定レジ
スタの内容が正常に設定されていれば、各スレーブプロ
セッサから同時に割り込みがマスタプロセッサに対して
発生しても、マスタプロセッサ側は優先順位にしたがっ
て正常に処理できる。
ベル設定レジスタであり、６はスレーブプロセッサ３ｂ
の割り込みレベル設定レジスタである。これらの割り込
みレベル設定レジスタの内容はマスタプロセッサ１によ
って設定される。したがって、割り込みレベル設定レジ
スタの内容が正常に設定されていれば、各スレーブプロ
セッサから同時に割り込みがマスタプロセッサに対して
発生しても、マスタプロセッサ側は優先順位にしたがっ
て正常に処理できる。
【００１４】次に、上記実施例の動作を図２，図３のフ
ローチャートを伴って説明する。先ず、図２はスレーブ
プロセッサの処理のフローチャートである。すなわち、
スレーブプロセッサは電源を投入されると、ステップＳ
１に示されるようにリセット状態を保持し続ける。後述
のステップＳ１２においてリセット解除の割り込みがマ
スタプロセッサからスレーブプロセッサに発生すると、
ステップＳ１のリセットは解除され、デュアルポートメ
モリ上のアドレス重複判定領域（１バイトデータ）に対
し、ステップＳ２で５５（１６進数）を、ステップＳ３
でＡＡ（１６進数）を、交互に一定時間書き込む。ステ
ップＳ４で正常に一定時間が経過すれば、ステップＳ５
に移行しメインプログラムを実行して終了する。
ローチャートを伴って説明する。先ず、図２はスレーブ
プロセッサの処理のフローチャートである。すなわち、
スレーブプロセッサは電源を投入されると、ステップＳ
１に示されるようにリセット状態を保持し続ける。後述
のステップＳ１２においてリセット解除の割り込みがマ
スタプロセッサからスレーブプロセッサに発生すると、
ステップＳ１のリセットは解除され、デュアルポートメ
モリ上のアドレス重複判定領域（１バイトデータ）に対
し、ステップＳ２で５５（１６進数）を、ステップＳ３
でＡＡ（１６進数）を、交互に一定時間書き込む。ステ
ップＳ４で正常に一定時間が経過すれば、ステップＳ５
に移行しメインプログラムを実行して終了する。
【００１５】次に、図３はマスタプロセッサの処理のフ
ローチャートである。すなわち、ステップＳ１１におい
て、システムで存在可能なスレーブプロセッサのデュア
ルポートメモリアドレスを順番にリードライトし、該当
アドレスにデュアルポートメモリの実体が存在するか否
かを確認する。次いで、ステップＳ１２へ移行し、前述
の様にスレーブプロセッサのリセット解除割り込み信号
を発生し、ステップＳ１３へ移行する。スレーブプロセ
ッサでは、リセットが解除されるためデュアルポートメ
モリ上のアドレス重複判定領域（１バイトデータ）に対
し、５５（１６進数）とＡＡ（１６進数）を、交互に一
定時間書き込む動作を行う。
ローチャートである。すなわち、ステップＳ１１におい
て、システムで存在可能なスレーブプロセッサのデュア
ルポートメモリアドレスを順番にリードライトし、該当
アドレスにデュアルポートメモリの実体が存在するか否
かを確認する。次いで、ステップＳ１２へ移行し、前述
の様にスレーブプロセッサのリセット解除割り込み信号
を発生し、ステップＳ１３へ移行する。スレーブプロセ
ッサでは、リセットが解除されるためデュアルポートメ
モリ上のアドレス重複判定領域（１バイトデータ）に対
し、５５（１６進数）とＡＡ（１６進数）を、交互に一
定時間書き込む動作を行う。
【００１６】ステップＳ１３からステップＳ１６におい
て、マスタプロセッサ側はデュアルポートメモリ上の重
複判定領域（１バイトデータ）のデータを一定時間読み
込み続ける。今、ここで、デュアルポートメモリの設定
が重複していて、複数のスレーブプロセッサが重複判定
領域にデータを書き込んでいた場合、スレーブプロセッ
サの動作周波数の違いにより、設定が重複しているデュ
アルポートメモリの重複判定領域にそれぞれのスレーブ
プロセッサの書き込むデータ５５（１６進数）とＡＡ
（１６進数）のデータが衝突することになり、マスタプ
ロセッサで重複アドレスデータを読み込んだ際、互いの
“１”が“０”に引き込まれ、読み込んだデータは０と
なる。
て、マスタプロセッサ側はデュアルポートメモリ上の重
複判定領域（１バイトデータ）のデータを一定時間読み
込み続ける。今、ここで、デュアルポートメモリの設定
が重複していて、複数のスレーブプロセッサが重複判定
領域にデータを書き込んでいた場合、スレーブプロセッ
サの動作周波数の違いにより、設定が重複しているデュ
アルポートメモリの重複判定領域にそれぞれのスレーブ
プロセッサの書き込むデータ５５（１６進数）とＡＡ
（１６進数）のデータが衝突することになり、マスタプ
ロセッサで重複アドレスデータを読み込んだ際、互いの
“１”が“０”に引き込まれ、読み込んだデータは０と
なる。
【００１７】したがって、ステップＳ１３では重複判定
アドレスのデータをリードし、ステップＳ１４で読み込
んだデータが０か否かを判定し、データが０であればス
テップＳ１５へ移行し、設定重複が発生した旨の異常処
理（例えばスレーブプロセッサの停止やメッセージ出力
等）を行って処理を終了する。ステップＳ１４で読み込
んだデータが０でなければステップＳ１６へ移行し、一
定時間終了するまでステップＳ１３とステップＳ１４の
動作を繰り返す。ステップＳ１６で一定時間終了後はス
テップＳ１７へ移行し、ステップＳ１７ではマスタプロ
セッサは、スレーブプロセッサの割り込みレベル設定レ
ジスタをアクセスしてシステムが効果的に動作するため
に最適の割り込みレベルをスレーブプロセッサごとに設
定する。したがって、割り込みレベルをハードウェアで
設定する場合に比べ誤設定することがなくなる。
アドレスのデータをリードし、ステップＳ１４で読み込
んだデータが０か否かを判定し、データが０であればス
テップＳ１５へ移行し、設定重複が発生した旨の異常処
理（例えばスレーブプロセッサの停止やメッセージ出力
等）を行って処理を終了する。ステップＳ１４で読み込
んだデータが０でなければステップＳ１６へ移行し、一
定時間終了するまでステップＳ１３とステップＳ１４の
動作を繰り返す。ステップＳ１６で一定時間終了後はス
テップＳ１７へ移行し、ステップＳ１７ではマスタプロ
セッサは、スレーブプロセッサの割り込みレベル設定レ
ジスタをアクセスしてシステムが効果的に動作するため
に最適の割り込みレベルをスレーブプロセッサごとに設
定する。したがって、割り込みレベルをハードウェアで
設定する場合に比べ誤設定することがなくなる。
【００１８】ステップＳ１７で割り込みレベルを設定し
た後は、ステップＳ１８でメインプログラムを実行し処
理を終了する。ここで、ステップＳ１１およびＳ１２が
アドレス確認手段に対応し、ステップＳ１３〜Ｓ１６が
アドレス重複検出手段に対応し、ステップＳ１７が割込
レベル設定手段に対応する。
た後は、ステップＳ１８でメインプログラムを実行し処
理を終了する。ここで、ステップＳ１１およびＳ１２が
アドレス確認手段に対応し、ステップＳ１３〜Ｓ１６が
アドレス重複検出手段に対応し、ステップＳ１７が割込
レベル設定手段に対応する。
【００１９】したがって、今、システム作成時や拡張
時、または故障時における部分的なハードウェアの入れ
替えがあった場合、先ず、ステップ１１で実装メモリの
存在が確認され、次に、ステップＳ１２で、スレーブプ
ロセッサのリセットを解除するとスレーブプロセッサ
は、ステップＳ２〜Ｓ４でデュアルポートメモリ上のア
ドレス重複判定領域に対して５５（１６進数）とＡＡ
（１６進数）を交互に書き込む動作を一定時間繰り返
し、これをステップＳ１３〜Ｓ１６でマスタプロセッサ
が読み込みデータが０になったか否かを判定し、データ
が０になっている場合にはデュアルポートメモリのアド
レス設定が重複しているのであるからステップＳ１５で
設定重複発生の異常処理を行ってシステムは停止する。
重複していない場合はステップＳ１７へ移行する。以上
の判断で複数のスレーブプロセッサによるデュアルポー
トメモリアドレスの重複設定を検出できる。
時、または故障時における部分的なハードウェアの入れ
替えがあった場合、先ず、ステップ１１で実装メモリの
存在が確認され、次に、ステップＳ１２で、スレーブプ
ロセッサのリセットを解除するとスレーブプロセッサ
は、ステップＳ２〜Ｓ４でデュアルポートメモリ上のア
ドレス重複判定領域に対して５５（１６進数）とＡＡ
（１６進数）を交互に書き込む動作を一定時間繰り返
し、これをステップＳ１３〜Ｓ１６でマスタプロセッサ
が読み込みデータが０になったか否かを判定し、データ
が０になっている場合にはデュアルポートメモリのアド
レス設定が重複しているのであるからステップＳ１５で
設定重複発生の異常処理を行ってシステムは停止する。
重複していない場合はステップＳ１７へ移行する。以上
の判断で複数のスレーブプロセッサによるデュアルポー
トメモリアドレスの重複設定を検出できる。
【００２０】次に、ステップＳ１７でマスタプロセッサ
とスレーブプロセッサの同期をとるための割り込みレベ
ルの決定をハードウェアで行わず、マスタプロセッサか
ら行うことにより、マスタプロセッサのソフトウェア
は、スレーブプロセッサの割り込みレベル設定レジスタ
をアクセスして、システムで最適な割り込みレベルを設
定することができる。
とスレーブプロセッサの同期をとるための割り込みレベ
ルの決定をハードウェアで行わず、マスタプロセッサか
ら行うことにより、マスタプロセッサのソフトウェア
は、スレーブプロセッサの割り込みレベル設定レジスタ
をアクセスして、システムで最適な割り込みレベルを設
定することができる。
【００２１】なお、上記実施例において、図３のステッ
プＳ１１でスレーブプロセッサのデュアルポートメモリ
の実体が存在するか否かをリサーチした際、未実装メモ
リが存在した場合は、その旨の警報を通知し、システム
を停止させるようにしてもよい。また、上記実施例にお
いて、デュアルポートメモリ上のアドレス重複判定領域
を１バイト（８ビット）としたが、これに限るものでは
なく、４ビットでも１６ビットでも任意に定めてよい。
プＳ１１でスレーブプロセッサのデュアルポートメモリ
の実体が存在するか否かをリサーチした際、未実装メモ
リが存在した場合は、その旨の警報を通知し、システム
を停止させるようにしてもよい。また、上記実施例にお
いて、デュアルポートメモリ上のアドレス重複判定領域
を１バイト（８ビット）としたが、これに限るものでは
なく、４ビットでも１６ビットでも任意に定めてよい。
【００２２】さらに、上記実施例において、デュアルポ
ートメモリ上のアドレス重複判定領域に交互に書き込む
データを５５（１６進数）とＡＡ（１６進数）としてい
るが、これに限るものではなく、互いの数値のビットが
異なる値例えば０Ｆ（１６進数）とＦ０（１６進数）で
あってもよい。
ートメモリ上のアドレス重複判定領域に交互に書き込む
データを５５（１６進数）とＡＡ（１６進数）としてい
るが、これに限るものではなく、互いの数値のビットが
異なる値例えば０Ｆ（１６進数）とＦ０（１６進数）で
あってもよい。
【００２３】
【発明の効果】本発明は、以上のように構成されている
ので、次に記載する効果を奏する。請求項１に係るマル
チプロセッサシステムにおけるプロセッサ結合方式は、
マスタプロセッサに設定されているアドレス確認手段に
より、各スレーブプロセッサのアドレスを確認した後
に、各スレーブプロセッサのリセット状態を解除するの
で、マルチプロセッサシステムは動作を開始できる。
ので、次に記載する効果を奏する。請求項１に係るマル
チプロセッサシステムにおけるプロセッサ結合方式は、
マスタプロセッサに設定されているアドレス確認手段に
より、各スレーブプロセッサのアドレスを確認した後
に、各スレーブプロセッサのリセット状態を解除するの
で、マルチプロセッサシステムは動作を開始できる。
【００２４】請求項２に係るマルチプロセッサシステム
におけるプロセッサ結合方式は、マスタプロセッサのシ
ステムバスに接続される複数のスレーブプロセッサによ
るデュアルポートメモリアドレスの重複設定を検出する
ので、スレーブプロセッサのハードウェア設定の誤りに
よるシステム動作不良は、未然に防止できる。請求項３
に係るマルチプロセッサシステムにおけるプロセッサ結
合方式は、マスタプロセッサは、各スレーブプロセッサ
に対する割込レベル設定する割込レベル設定手段を備え
ているので、スレーブプロセッサのハードウェアの誤設
定ということがなく、システム動作不良は、未然に防止
できる。
におけるプロセッサ結合方式は、マスタプロセッサのシ
ステムバスに接続される複数のスレーブプロセッサによ
るデュアルポートメモリアドレスの重複設定を検出する
ので、スレーブプロセッサのハードウェア設定の誤りに
よるシステム動作不良は、未然に防止できる。請求項３
に係るマルチプロセッサシステムにおけるプロセッサ結
合方式は、マスタプロセッサは、各スレーブプロセッサ
に対する割込レベル設定する割込レベル設定手段を備え
ているので、スレーブプロセッサのハードウェアの誤設
定ということがなく、システム動作不良は、未然に防止
できる。
【図１】実施例の概略構成図である。
【図２】実施例のスレーブプロセッサの処理フローチャ
ートである。
ートである。
【図３】実施例のマスタプロセッサの処理フローチャー
トである。
トである。
１ マスタプロセッサ ２ システムバス ３ａ，３ｂ スレーブプロセッサ ４ａ，４ｂ デュアルポートメモリ ５，６ 割り込みレベル設定レジスタ
Claims (3)
- 【請求項１】 マスタプロセッサのシステムバスに複数
のスレーブプロセッサがデュアルポートメモリ結合で接
続されるマルチプロセッサシステムにおけるプロセッサ
結合方式において、前記マスタプロセッサは、個々のス
レーブプロセッサのデュアルポートメモリにハードウェ
アで設定されているアドレスを確認するアドレス確認手
段を備え、該アドレス確認手段で、各スレーブプロセッ
サのアドレスを確認した後に、各スレーブプロセッサの
リセット状態を解除して動作状態に移行させるようにし
たことを特徴とするマルチプロセッサシステムにおける
プロセッサ結合方式。 - 【請求項２】 各スレーブプロセッサは、動作状態とな
ったときに所定時間の間に互いに重畳すると所定値とな
る２つの値を交互に書込むアドレス重複判定用記憶領域
を有し、前記マスタプロセッサは、各スレーブプロセッ
サに対するアドレスを指定してアドレス重複判定用記憶
領域のデータを読込み、これが前記所定値であるか否か
を判定するアドレス重複検出手段を備えていることを特
徴とする請求項１記載のマルチプロセッサシステムにお
けるプロセッサ結合方式。 - 【請求項３】 前記マスタプロセッサは、各スレーブプ
ロセッサに対する割込レベル設定する割込レベル設定手
段を備えていることを特徴とする請求項１又は請求項２
記載のマルチプロセッサシステムにおけるプロセッサ結
合方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31678591A JPH05151171A (ja) | 1991-11-29 | 1991-11-29 | マルチプロセツサシステムにおけるプロセツサ結合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31678591A JPH05151171A (ja) | 1991-11-29 | 1991-11-29 | マルチプロセツサシステムにおけるプロセツサ結合方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151171A true JPH05151171A (ja) | 1993-06-18 |
Family
ID=18080891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31678591A Pending JPH05151171A (ja) | 1991-11-29 | 1991-11-29 | マルチプロセツサシステムにおけるプロセツサ結合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9575907B2 (en) | 2011-12-13 | 2017-02-21 | Micron Technology, Inc. | Memory apparatuses, computer systems and methods for ordering memory responses |
-
1991
- 1991-11-29 JP JP31678591A patent/JPH05151171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9575907B2 (en) | 2011-12-13 | 2017-02-21 | Micron Technology, Inc. | Memory apparatuses, computer systems and methods for ordering memory responses |
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