JPH05145418A - Low power type data transfer device - Google Patents

Low power type data transfer device

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Publication number
JPH05145418A
JPH05145418A JP30865191A JP30865191A JPH05145418A JP H05145418 A JPH05145418 A JP H05145418A JP 30865191 A JP30865191 A JP 30865191A JP 30865191 A JP30865191 A JP 30865191A JP H05145418 A JPH05145418 A JP H05145418A
Authority
JP
Japan
Prior art keywords
data
converting
signal
bit
serially
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30865191A
Other languages
Japanese (ja)
Inventor
Kazumi Kagohara
和美 楮原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
Priority to JP30865191A priority Critical patent/JPH05145418A/en
Publication of JPH05145418A publication Critical patent/JPH05145418A/en
Pending legal-status Critical Current

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  • Analogue/Digital Conversion (AREA)

Abstract

PURPOSE:To realize the function of digitizing an input analog signal at a low sampling frequency and of serially transferring digital data with a low power consumption. CONSTITUTION:The device is provided with an A/D converter 1 sampling an analog input signal with a polyphase sampling clock respectively and converting the sampled signal into a digital signal, 1st shift registers 2, 12, 22 with a bit number of the digital signal converting the bit series of the digital signal into a parallel signal, buffer memories 4A, 4B, 4C by a phase number storing tentatively parallel output data with each phase of the polyphase clock from the 1st shift registers 2, 12, 22 and serial transfer means 5A-5C, 6, 7 converting serially parallel read data from the buffer memories 4A, 4B, 4C into serial data, multiplexing each bit, converting all the bits serially and transferring the serially converted data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、アナログ信号をディジ
タル処理してシリアル転送する低電力型データ転送方式
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low power type data transfer system for digitally processing an analog signal and serially transferring it.

【0002】[0002]

【従来の技術】従来のこの種のデータ転送装置は、EC
L出力形式のA/Dコンバータを用いてアナログ入力信
号をディジタル信号に変換し、得られたディジタルデー
タをバイポーラ型のRAMへ一旦書き込み、そのデータ
を読み出してシリアル変換し転送する構成をもつ。
2. Description of the Related Art A conventional data transfer device of this type is an EC
The L output type A / D converter is used to convert an analog input signal into a digital signal, the obtained digital data is once written into a bipolar RAM, the data is read, serially converted and transferred.

【0003】[0003]

【発明が解決しようとする課題】この従来のデータ転送
装置では、量子化に必要なサンプリング周波数が高く
(例えば数十メガヘルツ以上)なる為、A/Dコンバー
タとして消費電力の大きいECL出力形式のものを使用
せざるを得ず、また、得られたディジタルデータを一時
記憶する為のバッファにもバイポーラ型のRAMを使用
する事となり、装置全体の消費電力量はかなり大きくな
るという欠点がある。
In this conventional data transfer apparatus, since the sampling frequency required for quantization is high (for example, several tens of megahertz or more), an ACL output type with high power consumption is used as an A / D converter. However, the bipolar type RAM is also used as a buffer for temporarily storing the obtained digital data, and the power consumption of the entire device is considerably large.

【0004】[0004]

【課題を解決するための手段】本発明のデータ転送装置
は、アナログ入力信号を多相のサンプリング用クロック
でそれぞれサンプリングしてディジタル信号に変換する
アナログ・ディジタルコンバータと、そのディジタル信
号の各ビットの系列をパラレル変換するそのビット数分
の第1のシフトレジスタと、この第1のシフトレジスタ
のパラレル出力データを前記多相クロックの各相ごとに
一次記憶するその相数分のバッファ用メモリと、このバ
ッファ用メモリからのパラレル読出しデータをシリアル
変換し各前記ビットの分をマルチプレクスし更にすべて
の前記ビットにわたりシリアル変換して転送するシリア
ル転送手段とを備えている。
A data transfer apparatus of the present invention comprises an analog-digital converter for sampling an analog input signal with a multi-phase sampling clock and converting it into a digital signal, and an analog-digital converter for converting each bit of the digital signal. A first shift register for the number of bits for parallel-converting the sequence, and a buffer memory for the number of phases for temporarily storing the parallel output data of the first shift register for each phase of the multiphase clock, The parallel read data from the buffer memory is serial-converted, each bit is multiplexed, and serial conversion is performed for all the bits to be serially converted and transferred.

【0005】[0005]

【実施例】次に、本発明について図面を参照して説明す
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.

【0006】図1は本発明の一実施例のブロック図であ
る。本実施例のアナログ・ディジタル(A/D)コンバ
ータ1における変換後のディジタル信号の量子化ビット
数lは、アナログ入力信号をA,B,Cの三系列(一般
にはk系列)のサンプリング用クロックを使ってA/D
変換する。得られた3ビットのディジタルデータは以
降、データ転送用のシフトレジスタ7にロードされるま
で、ビット毎に個別に、同様に処理される。図1には、
ビット1(MSB)の処理経路だけを示してある。A系
列のサンプリング用のクロックにより得られるデータ
は、シフトレジスタ2に入力されlビット(lは自然
数)のパラレル信号に変換された後、ラッチ3によりラ
ッチされ、1ワードlビットであるランダムアクセスメ
モリ(RAM)4Aに書き込まれる。次いでB系列クロ
ックによりA/D変換されたデータは、RAM4Bに書
込まれ、更にC系列クロックによりA/D変換されたデ
ータRAM4Cへ書込まれる。転送シフトレジスタ7へ
の各系列データのロード速度は、最終的な転送速度の1
/9(一般には1/kl)となるので、データ転送用ク
ロック及びクロックl回当り1回のロードパルスをシフ
トレジスタ5A〜5Cへ供給する事によりMSBデータ
の再生が可能となる。尚、この際にRAM4A〜4Cの
アドレスは、ロードパルスに同期してインクリメントさ
れる(図3参照)。シフトレジスタ5A〜5Cで同時に
シリアル変換されたデータは、マルチプレクサ6に入力
され、まずシフトレジスタ5Aのデータが選択される。
これと同時にビット2データはマルチプレクサ16によ
り、又、ビット3データはマルチプレクサ26により、
それぞれA系列のデータが選択され、転送用のシフトレ
ジスタ7へビット1データと共にロードされる。これら
3ビットのデータは、データ転送クロックによりシリア
ル変換されて転送される。
FIG. 1 is a block diagram of an embodiment of the present invention. The quantization bit number 1 of the converted digital signal in the analog-to-digital (A / D) converter 1 of the present embodiment is a sampling clock of three series (generally k series) of analog input signals A, B and C. Using A / D
Convert. The obtained 3-bit digital data is thereafter processed individually for each bit in the same manner until it is loaded into the shift register 7 for data transfer. In Figure 1,
Only the processing path for bit 1 (MSB) is shown. The data obtained by the A-series sampling clock is input to the shift register 2 and converted into an 1-bit (l is a natural number) parallel signal, which is then latched by the latch 3 and is a 1-word 1-bit random access memory. (RAM) 4A is written. Next, the data A / D converted by the B series clock is written in the RAM 4B, and further written in the data RAM 4C A / D converted by the C series clock. The load speed of each series data to the transfer shift register 7 is 1 of the final transfer speed.
Since it is / 9 (generally 1 / kl), it is possible to reproduce the MSB data by supplying the data transfer clock and the load pulse once per 1 clock to the shift registers 5A to 5C. At this time, the addresses of the RAMs 4A to 4C are incremented in synchronization with the load pulse (see FIG. 3). The data serially converted by the shift registers 5A to 5C at the same time is input to the multiplexer 6, and the data in the shift register 5A is first selected.
At the same time, the bit 2 data is transmitted by the multiplexer 16 and the bit 3 data is transmitted by the multiplexer 26.
A series data is selected and loaded into the transfer shift register 7 together with bit 1 data. These 3-bit data are serially converted and transferred by the data transfer clock.

【0007】A系列データの転送が終了すれば以後、B
系列→C系列→A系列の順で巡回してマルチプレクサ
6,16,26を選択させて行けば、所望のデータ転送
を行う事ができる。
When the transfer of the A series data is completed, the B
If the multiplexers 6, 16 and 26 are selected in sequence in the order of sequence → C sequence → A sequence, desired data transfer can be performed.

【0008】[0008]

【発明の効果】以上説明した様に、本発明によれば、従
来装置の場合の1/kのサンプリング周波数でA/D変
換を行い、1/klのサイクルタイムでメモリ動作させ
ることができ、使用するA/DコンバータはTTL出力
形式とし、且つメモリはMOS型のRAMを使うことが
できるので、装置全体の消費電力を従来装置よりも約5
0%低下できる。
As described above, according to the present invention, the A / D conversion can be performed at the sampling frequency of 1 / k in the conventional device, and the memory operation can be performed at the cycle time of 1 / kl. Since the A / D converter used has a TTL output format and the memory can use a MOS type RAM, the overall power consumption of the device is about 5 times that of the conventional device.
It can be reduced by 0%.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例のブロック図。FIG. 1 is a block diagram of an embodiment of the present invention.

【図2】本発明の実施例の信号タイミング図。FIG. 2 is a signal timing diagram according to the embodiment of the invention.

【図3】本発明の実施例の信号タイミング図。FIG. 3 is a signal timing diagram according to the embodiment of the invention.

【図4】本発明の実施例の信号タイミング図。FIG. 4 is a signal timing diagram according to the embodiment of the invention.

【符号の説明】[Explanation of symbols]

1 アナログ・ディジタル(A/D)コンバータ 2,12,22,5A〜5C,7 シフトレジスタ 3 ラッチ 4A〜4C RAM 6,16,26 マルチプレクサ 1 analog / digital (A / D) converter 2, 12, 22, 5A to 5C, 7 shift register 3 latch 4A to 4C RAM 6, 16, 26 multiplexer

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 アナログ入力信号を多相のサンプリング
用クロックでそれぞれサンプリングしてディジタル信号
に変換するアナログ・ディジタルコンバータと、そのデ
ィジタル信号の各ビットの系列をパラレル変換するその
ビット数分の第1のシフトレジスタと、この第1のシフ
トレジスタのパラレル出力データを前記多相クロックの
各相ごとに一次記憶するその相数分のバッファ用メモリ
と、このバッファ用メモリからのパラレル読出しデータ
をシリアル変換し各前記ビットの分をマルチプレクスし
更にすべての前記ビットにわたりシリアル変換して転送
するシリアル転送手段とを備えていることを特徴とする
低電力型シリアル転送装置。
1. An analog-to-digital converter for sampling an analog input signal with a multi-phase sampling clock and converting it into a digital signal, and a first number corresponding to the number of bits for parallel-converting each bit sequence of the digital signal. Shift register, a buffer memory for storing the parallel output data of the first shift register for each phase of the multi-phase clock, and parallel read data from the buffer memory for serial conversion. And a serial transfer means for multiplexing each bit and serial-converting and transferring over all the bits.
JP30865191A 1991-11-25 1991-11-25 Low power type data transfer device Pending JPH05145418A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30865191A JPH05145418A (en) 1991-11-25 1991-11-25 Low power type data transfer device

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Publications (1)

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JPH05145418A true JPH05145418A (en) 1993-06-11

Family

ID=17983640

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Application Number Title Priority Date Filing Date
JP30865191A Pending JPH05145418A (en) 1991-11-25 1991-11-25 Low power type data transfer device

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JP (1) JPH05145418A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012065020A (en) * 2010-09-14 2012-03-29 Honda Motor Co Ltd Ad conversion system

Cited By (1)

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Date Code Title Description
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Effective date: 20000606