JPH0514360Y2

JPH0514360Y2 -

Info

Publication number: JPH0514360Y2
Application number: JP15793683U
Authority: JP
Priority date: 1983-10-14
Filing date: 1983-10-14
Publication date: 1993-04-16
Also published as: JPS6067555U

Description

【考案の詳細な説明】この考案は、コンパクトデイスク等から再生さ
れるEFM（Eight to fourteen modulation）信号
の信号パターンを検出する回路に関する。[Detailed Description of the Invention] This invention relates to a circuit that detects a signal pattern of an EFM (Eight to Fourteen Modulation) signal reproduced from a compact disc or the like.

コンパクトデイスクのデータフオーマツトは、
信号パターンにいくつかの規則が定められてい
る。例えば１フレームを構成する588チヤンネル
ビツトの先頭に配置されるフレーム同期信号は
11T−11T（“１”が11個連続し、続いて“０”が
11個連続するパターン。Ｔは１チヤネルビツトの
周期）という他には用いられていないパターンで
記録されている。また、“０”が１つしかないパ
ターンは使用しないこととしている。したがつ
て、EFM信号からこれらのパターンの有無を検
出することによつて、EFM信号の正常、異常の
チエツク、デイスク回転の状況検知（規定の線速
度が得られる速度で回転しているかどうかの検
知）等を行なうことができる。 The compact disk data format is
Some rules are set for signal patterns. For example, the frame synchronization signal placed at the beginning of the 588 channel bits that make up one frame is
11T−11T (11 “1”s in a row, followed by “0”)
11 consecutive patterns. T is the period of one channel bit), which is a pattern that is not used elsewhere. Furthermore, a pattern with only one "0" is not used. Therefore, by detecting the presence or absence of these patterns from the EFM signal, it is possible to check whether the EFM signal is normal or abnormal, and to detect the status of disk rotation (whether it is rotating at a speed that allows a specified linear velocity to be obtained). detection), etc.

この考案は、このような目的においてEFM信
号の信号パターンを検出する信号パターン検出回
路を提供しようとするものである。 This invention aims to provide a signal pattern detection circuit for detecting a signal pattern of an EFM signal for such purposes.

この考案によれば、EFM信号の立ち上り、立
ち下りの変化を検知し、間にゲート回路を挿入し
て縦続接続したレジスタにその検出信号を入力
し、これらレジスタを所定のクロツクで駆動して
検出信号をシフトし、各ゲート回路は変化検出信
号が出るごとにオフすることによつてシフトされ
ている途中の信号をクリアし、最終段のレジスタ
の出力と変化検出信号の論理積をとつて、信号パ
ターンの検出を行なつている。 According to this idea, changes in the rise and fall of the EFM signal are detected, the detection signal is input to registers connected in cascade with a gate circuit inserted between them, and these registers are driven with a predetermined clock for detection. The signal is shifted, each gate circuit is turned off every time a change detection signal is output, thereby clearing the signal that is being shifted, and the output of the final stage register is ANDed with the change detection signal. Detecting signal patterns.

以下、この考案の実施例を添付図面を参照して
説明する。この実施例では11T−11Tのフレーム
同期信号のパターンを検出する場合について示
す。 Hereinafter, embodiments of this invention will be described with reference to the accompanying drawings. In this embodiment, a case will be described in which a 11T-11T frame synchronization signal pattern is detected.

第１図において、EFM信号はデイスクから再
生された生のEFM信号である。このEFM信号は
変化検出回路１に入力される。変化検出回路１
は、EFM信号の立上り、立下りの変化を検出す
るもので、２ビツトのシフトレジスタ２と排他的
オア回路３とで構成されている。シフトレジスタ
２は、水晶発振子で作られた１フレーム周期
（136μs）588パルス（すなわち4.3218MHzのクロ
ツクφ３，φ４（φ３，φ４は互いに位相が180°
ずれた２相クロツク）で駆動されて、EFM信号
を順次シフトする。排他的オア回路３はシフトレ
ジスタ２の第１段、第２段出力を入力することに
より、EFM信号の立上り、立下りごとに、クロ
ツクφ３，φ４の１周期（136μs／588）すなわち１チヤネルビツト分のパルス幅で信号“１”を出力す
る。例えば、第２図ａに示すようなEFM信号に
対しては、第２図ｂに示すような変化検出信号を
出力する。 In FIG. 1, the EFM signal is the raw EFM signal reproduced from the disk. This EFM signal is input to the change detection circuit 1. Change detection circuit 1
The circuit detects the rise and fall changes of the EFM signal, and is composed of a 2-bit shift register 2 and an exclusive OR circuit 3. Shift register 2 uses clocks φ3 and φ4 (φ3 and φ4 have a phase of 180° with respect to each other) of 4.3218MHz clocks φ3 and φ4 (φ3 and φ4 are 180 degrees in phase with each other).
(shifted two-phase clock) to sequentially shift the EFM signal. By inputting the outputs of the first and second stages of the shift register 2, the exclusive OR circuit 3 receives one period (136 μs/588) of the clocks φ3 and φ4, that is, one channel bit, each time the EFM signal rises and falls. A signal “1” is output with a pulse width of . For example, for an EFM signal as shown in FIG. 2a, a change detection signal as shown in FIG. 2b is output.

変化検出回路１の出力はレジスタ４−１に入力
され、クロツクφ３，φ４によつてラツチされ
る。レジスタ４−１の出力には、クロツクφ３，
φ４によつて駆動されるレジスタ４−２乃至４−
１１が縦続的に接続されている。各レジスタ４−
２乃至４−１１の入力にはアンド回路５がそれぞ
れ設けられており、前段のレジスタの出力と変化
検出回路３の出力をインバータ６で反転した信号
がそれぞれ入力されている。したがつて、初段の
レジスタ４−１に信号“１”がラツチされると、
それに続いて変化検出回路１が“０”を続けて出
力する限り、インバータ６の出力“１”によつ
て、アンド回路５は動作可能な状態となるので、
レジスタ４−１にラツチされた信号“１”はクロ
ツクφ３，φ４によつて順次シフトされていく。
シフトされている途中でEFM信号に変化が生じ
ると、変化検出回路１の出力“１”によつてイン
バータ６の出力が“０”となり、アンド回路５が
オフされるので、シフトされていたデータはリセ
ツトされる。このとき新たな信号“１”が初段の
レジスタ４−１にラツチされ、順次シフトされて
いる。このようにして、EFM信号に変化が生じ
るごとにシフトされている途中の信号“１”はリ
セツトされ、新たな信号“１”が初段４−１にラ
ツチされて、シフトが繰り返される。したがつ
て、EFM信号の変化が短い周期で行なわれると、
シフトされる信号“１”は途中で消滅して、最終
段のレジスタ４−１１には到達しない。これに対
し変化が長い間生じないと、途中でリセツトされ
ないので最終段４−１１まで到達することができ
る。そして、11ビツト連続して“１”または
“０”を連続するフレーム同期信号のパターンに
おいては、変化検出回路１の出力が、最初に
“１”を出力し、続いて10個“０”を出力し、そ
の後に“１”を出力するパターンとなるので、最
初の“１”が最終段４−１１にシフトされた時点
で、後の“１”が変化検出回路１から出力され
る。したがつて、これらを入力とするアンド回路
７がオンして、信号“１”が出力される。この信
号“１”はオア回路８を介してレジスタ９にラツ
チされ、レジスタ９からフレーム同期信号の検出
信号が出力される。レジスタ９はアンド回路１０
を介して自己保持され、リセツト信号＝
“０”でリセツトされる。 The output of change detection circuit 1 is input to register 4-1 and latched by clocks φ3 and φ4. The output of register 4-1 includes clocks φ3,
Registers 4-2 to 4- driven by φ4
11 are connected in series. Each register 4-
AND circuits 5 are provided at the inputs of 2 to 4-11, respectively, and signals obtained by inverting the output of the register at the previous stage and the output of the change detection circuit 3 by an inverter 6 are inputted thereto. Therefore, when the signal "1" is latched in the first stage register 4-1,
Subsequently, as long as the change detection circuit 1 continues to output "0", the AND circuit 5 becomes operable due to the output "1" of the inverter 6.
The signal "1" latched in register 4-1 is sequentially shifted by clocks φ3 and φ4.
If a change occurs in the EFM signal while being shifted, the output of the inverter 6 becomes "0" due to the output "1" of the change detection circuit 1, and the AND circuit 5 is turned off, so that the data that was being shifted is will be reset. At this time, a new signal "1" is latched in the register 4-1 at the first stage and is shifted sequentially. In this way, every time a change occurs in the EFM signal, the signal "1" that is being shifted is reset, a new signal "1" is latched in the first stage 4-1, and the shifting is repeated. Therefore, if the EFM signal changes in a short period,
The shifted signal "1" disappears midway and does not reach the final stage register 4-11. On the other hand, if no change occurs for a long time, the final stage 4-11 can be reached because it is not reset midway. Then, in the frame synchronization signal pattern in which 11 bits are continuously "1" or "0", the output of change detection circuit 1 first outputs "1", and then 10 "0"s are output. Since the pattern is such that the first "1" is shifted to the final stage 4-11, the next "1" is output from the change detection circuit 1. Therefore, the AND circuit 7 having these as inputs is turned on, and a signal "1" is output. This signal "1" is latched by the register 9 via the OR circuit 8, and the register 9 outputs a frame synchronization signal detection signal. Register 9 is AND circuit 10
is self-held via the reset signal =
It is reset at “0”.

以上のようにしてフレーム同期信号の検出を行
なうことができる。 Frame synchronization signals can be detected in the manner described above.

なお、第１図の回路ではデイスク回転が規定の
線速度が得られる回転速度（以下同期速度とい
う）からはずれた状態を検出することもできる。
すなわち、デイスク回転が同期速度より速くなつ
た場合は、フレーム同期信号のパターンが縮まる
ので、最初の信号“１”が最終段４−１１に達し
ないうちに、変化検出回路１から次の信号“１”
が出力されるので、アンド回路７から信号“１”
は出力されず、レジスタ９はセツトされない。ま
た、デイスク回転が同期速度より遅くなつた場合
は、フレーム同期信号のパターンが伸びるので、
最初の信号“１”が最終段４−１１に達した後
も、変化検出回路１から次の信号“１”は出力さ
れないので、アンド回路７から信号“１”は出力
されず、レジスタ９はセツトされない。このよう
に、レジスタ９からフレーム同期検出信号が出力
されない状態をもつて、デイスク回転が同期速度
から外れている状態を検知することができる。 Note that the circuit shown in FIG. 1 can also detect a state in which the disk rotation deviates from the rotational speed at which a specified linear velocity is obtained (hereinafter referred to as synchronous speed).
In other words, when the disk rotation becomes faster than the synchronization speed, the pattern of the frame synchronization signal is shortened, so the change detection circuit 1 outputs the next signal "1" before the first signal "1" reaches the final stage 4-11. 1”
is output, the signal “1” is output from the AND circuit 7.
is not output and register 9 is not set. Also, if the disk rotation becomes slower than the synchronization speed, the frame synchronization signal pattern will be extended.
Even after the first signal "1" reaches the final stage 4-11, the next signal "1" is not output from the change detection circuit 1, so the signal "1" is not output from the AND circuit 7, and the register 9 is Not set. In this way, the state in which the frame synchronization detection signal is not outputted from the register 9 makes it possible to detect the state in which the disk rotation deviates from the synchronous speed.

なお、上記実施例ではフレーム同期信号を検出
する場合の構成を示したが、このほかにも、CD
のデータフオーマツトが、“０”が１つしか続か
ないパターン（……101……）を使用していない
ことを利用して、デイスク回転が同期速度から外
れている状態を検出するように構成することもで
きる。すなわち、この場合は、第１図の構成にお
いて、縦続接続するレジスタの数を２個に設定す
れば、同期速度ではレジスタ９の出力は“１”に
ならないから、レジスタ９から“１”が出力され
た状態をもつて、同期速度を外れて回転速度が速
くなつている状態と判定することができる。 In addition, although the above embodiment shows the configuration for detecting a frame synchronization signal, there are other ways to detect a CD.
The system is configured to detect when the disk rotation is out of the synchronous speed by taking advantage of the fact that the data format does not use a pattern with only one consecutive 0 (...101...) You can also. In other words, in this case, in the configuration shown in Figure 1, if the number of cascade-connected registers is set to two, the output of register 9 will not be "1" at synchronous speed, so "1" will be output from register 9. In this state, it can be determined that the rotational speed is increasing beyond the synchronous speed.

以上説明したように、この考案によれば、簡単
な構成で信号パターンを検出することができ、デ
イスク回転の状況チエツクを行なうことができ
る。また、デイスク回転が正常であることを前提
とすれば、信号パターンが得られない状態をもつ
て信号の異常を検出することができる。 As explained above, according to this invention, a signal pattern can be detected with a simple configuration, and the status of disk rotation can be checked. Further, assuming that the disk rotation is normal, it is possible to detect a signal abnormality from a state in which no signal pattern is obtained.

[Brief explanation of the drawing]

第１図はこの考案の一実施例を示す回路図、第
２図は第１図における変化検出回路１の動作説明
図である。１……変化検出回路、２，９……レジスタ、４
−１乃至４−１１……レジスタ。 FIG. 1 is a circuit diagram showing an embodiment of this invention, and FIG. 2 is an explanatory diagram of the operation of the change detection circuit 1 in FIG. 1. 1... Change detection circuit, 2, 9... Register, 4
-1 to 4-11...Register.

Claims

[Scope of utility model registration request]

A change detection circuit that detects changes in the rise and fall of the EFM signal, a cascade-connected register that inputs the output of the change detection circuit and shifts it at a predetermined clock, and a change detection circuit that detects changes in the rise and fall of the EFM signal, and means for turning off the gate circuit when a change in the EFM signal is detected by the change detection circuit; and a means for calculating the AND of the output of the final stage of the register and the output of the change detection circuit. and means for detecting a specific signal pattern.