JPH0134491B2 - - Google Patents
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- JPH0134491B2 JPH0134491B2 JP57178855A JP17885582A JPH0134491B2 JP H0134491 B2 JPH0134491 B2 JP H0134491B2 JP 57178855 A JP57178855 A JP 57178855A JP 17885582 A JP17885582 A JP 17885582A JP H0134491 B2 JPH0134491 B2 JP H0134491B2
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- Japan
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- synchronization pattern
- shift register
- frame synchronization
- circuit
- bit
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- 238000001514 detection method Methods 0.000 claims description 30
- 238000012544 monitoring process Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はPCM通信方式の直列データ中Ｎビツ
ト毎に集中的に挿入された同期パターンを検出し
データ系列のフレーム同期をとるフレーム同期回
路に係り、特に回路規模が少さく安価に構成出来
る多点監視フレーム同期パターン検出回路に関す
る。[Detailed Description of the Invention] (a) Technical Field of the Invention The present invention relates to a frame synchronization circuit that detects a synchronization pattern intensively inserted every N bits in serial data of a PCM communication system and synchronizes the frame of a data series. In particular, the present invention relates to a multi-point monitoring frame synchronization pattern detection circuit that has a small circuit scale and can be constructed at low cost.
(b) 従来技術と問題点
第１図は多点監視フレーム同期パターンを使用
する場合の１例のフレーム構成図、第２図は従来
例の多点監視フレーム同期パターン検出回路のブ
ロツク図である。(b) Prior art and problems Figure 1 is a frame configuration diagram of an example when a multi-point monitoring frame synchronization pattern is used, and Figure 2 is a block diagram of a conventional multi-point monitoring frame synchronization pattern detection circuit. .
図中、ａはフレーム同期パターン領域で以下６
ビツトの容量で、フレーム同期パターンとしては
“001011”を使用したものとして説明する。１，
１′は６ビツトシフトレジスタ、２，２′はＮ―６
ビツトシフトレジスタで６ビツトのシフトレジス
タ１，１′と共に１フレーム分のＮビツトのシフ
トレジスタを構成している。３，３′はフレーム
同期パターンが６ビツトシフトレジスタ１，１′
に入力した時、“１”レベルを出力するためにフ
レーム同期パターンの“０”レベルに対応する部
分にインバータ回路を有するアンド回路、４，
４′は同期パターン検出回路、５はｋ個の入力を
有するアンド回路を示す。 In the figure, a is the frame synchronization pattern area and the following 6
The following explanation assumes that "001011" is used as the frame synchronization pattern in bit capacity. 1,
1' is a 6-bit shift register, 2 and 2' are N-6
The bit shift register constitutes an N-bit shift register for one frame together with 6-bit shift registers 1 and 1'. 3, 3' are frame synchronization patterns of 6-bit shift registers 1, 1'
an AND circuit having an inverter circuit in a portion corresponding to the "0" level of the frame synchronization pattern in order to output a "1" level when input to the frame synchronization pattern; 4;
4' is a synchronization pattern detection circuit, and 5 is an AND circuit having k inputs.
多点監視フレーム同期パターンを使用するフレ
ーム構成は第１図に示す如く１フレームのＮビツ
トの中のフレーム同期パターン領域ａに例えば６
ビツトの“001011”のフレーム同期パターンを挿
入し、このフレーム同期パターンを複数フレーム
に渡り同時に検出した時フレーム同期が確立した
としている。このフレーム同期パターンを複数フ
レームに渡り同時に検出する多点監視フレーム同
期検出回路は従来第２図に示す如き回路が使用さ
れている。第２図で入力データを入力するシフト
レジスタとしては、Ｎビツト毎に例えば６ビツト
シフトレジスタ１，１′…をｋ段設け、各６ビツ
トシフトレジスタ１，１′には６個の出力を持ち、
この出力をアンド回路３，３′に入力している。
アンド回路３，３′はフレーム同期パターンが６
ビツトシフトレジスタ１，１′に入力した時“１”
レベルを出力するようフレーム同期パターンの
“０”レベルに対応する入力にインバータ回路を
有しており、この６ビツトシフトレジスタ１，
１′及びアンド回路３，３′にて同期パターン検出
回路４，４′を構成している。今データが上記の
シフトレジスタに入力しｋ個の同期パターン検出
回路４，４′…にてフレーム同期パターンを同時
に検出すると各パターン検出回路４，４′…の出
力は“１”レベルとなりアンド回路５に入力し、
アンド回路５の出力は“１”レベルとなりフレー
ム同期が確立したときの判定が出来るようになつ
ている。 The frame structure using the multi-point monitoring frame synchronization pattern is as shown in FIG.
A frame synchronization pattern of bit "001011" is inserted, and frame synchronization is established when this frame synchronization pattern is detected simultaneously over multiple frames. As a multi-point monitoring frame synchronization detection circuit for simultaneously detecting this frame synchronization pattern over a plurality of frames, a circuit as shown in FIG. 2 has conventionally been used. In Fig. 2, as a shift register for inputting input data, for example, k stages of 6-bit shift registers 1, 1', etc. are provided for every N bits, and each 6-bit shift register 1, 1' has six outputs. ,
This output is input to AND circuits 3 and 3'.
AND circuits 3 and 3' have a frame synchronization pattern of 6
“1” when input to bit shift register 1, 1'
It has an inverter circuit at the input corresponding to the "0" level of the frame synchronization pattern to output the level, and this 6-bit shift register 1,
1' and AND circuits 3, 3' constitute synchronization pattern detection circuits 4, 4'. Now, when data is input to the above shift register and frame synchronization patterns are detected simultaneously by k synchronization pattern detection circuits 4, 4'..., the output of each pattern detection circuit 4, 4'... becomes "1" level and the AND circuit Enter 5,
The output of the AND circuit 5 is at the "1" level so that it can be determined when frame synchronization has been established.
しかしながら、かかる従来の多点監視フレーム
同期パターン検出回路は第２図に示す如くｋ個の
同期パターン検出回路が必要であると共に〔Ｎ×
（ｋ−１）＋６〕ビツトのシフトレジスタ（ｋ段目
は６ビツトのシフトレジスタだけでよい）が必要
であるので回路規模が大きくなる欠点がある。 However, such a conventional multi-point monitoring frame synchronization pattern detection circuit requires k synchronization pattern detection circuits as shown in FIG.
Since a (k-1)+6] bit shift register (only a 6-bit shift register is required for the k-th stage) is required, there is a drawback that the circuit scale becomes large.
(c) 発明の目的
本発明の目的は上記の欠点をなくし回路模が小
さい多点監視フレーム同期パターン検出回路の提
供にある。(c) Object of the Invention The object of the present invention is to eliminate the above-mentioned drawbacks and provide a multi-point monitoring frame synchronization pattern detection circuit with a small circuit model.
(d) 発明の構成
本発明は上記の目的を達成するために、直列デ
ータ中Ｎビツト毎に集中的に挿入されたｍビツト
の同期パターンを検出してデータ系列のフレーム
同期をとる多点監視フレーム同期回路において、
Ｎビツトのシフトレジスタと１つの同期パターン
検出回路を具備し、該同期パターン検出回路にて
同期パターンが検出されなかつた場合には該シフ
トレジスタに１ビツトの“０”を書込み、同期パ
ターンが検出された場合は１ビツトの“１”を書
込んだ後、前記シフトレジスタのＮ段目の出力を
該シフトレジスタの入力に帰還させ、該シフトレ
ジスタの内容を（ｋ―１）クロツク分シフトさせ
るようにし、前記シフトレジスタの先頭部に
“１”がｋ（ｋ≦ｍ）個連続して入力されたことを
検出する検出回路を設け、該検出器の出力により
フレーム同期確立を判定することが出来るように
したことを特徴とする。(d) Structure of the Invention In order to achieve the above object, the present invention employs multi-point monitoring to synchronize frames of data sequences by detecting m-bit synchronization patterns intensively inserted every N bits in serial data. In the frame synchronization circuit,
It is equipped with an N-bit shift register and one synchronization pattern detection circuit, and if the synchronization pattern detection circuit does not detect a synchronization pattern, it writes one bit "0" to the shift register and detects the synchronization pattern. If so, after writing 1 bit "1", the output of the Nth stage of the shift register is fed back to the input of the shift register, and the contents of the shift register are shifted by (k-1) clocks. A detection circuit is provided to detect that k (k≦m) "1"s are consecutively input to the head of the shift register, and establishment of frame synchronization can be determined based on the output of the detector. It is characterized by making it possible.
(e) 発明の実施例
以下本発明の実施例につき図に従つて説明す
る。第３図は本発明の実施例の多点監視フレーム
同期パターン検出回路のブロツク図である。(e) Embodiments of the invention Examples of the invention will be described below with reference to the drawings. FIG. 3 is a block diagram of a multi-point monitoring frame synchronization pattern detection circuit according to an embodiment of the present invention.
図中第２図と同一機能のものは同一記号で示
す。 Components in the figure that have the same functions as those in FIG. 2 are indicated by the same symbols.
第３図は本発明の実施例の多点監視フレーム同
期パターン検出回路のブロツク図、第４図は６ビ
ツトのフレーム同期パターンを検出後５ビツトの
間はフレーム同期パターン検出はない説明図であ
る。 FIG. 3 is a block diagram of a multi-point monitoring frame synchronization pattern detection circuit according to an embodiment of the present invention, and FIG. 4 is an explanatory diagram in which no frame synchronization pattern is detected for 5 bits after a 6-bit frame synchronization pattern is detected. .
図中第２図と同一機能のものは同一記号で示
す。７は５ビツトシフトレジスタ、８はＮ―５ビ
ツトシフトレジスタ、９は入力が５個のアンド回
路、１０はフリツプフロツプ（以下FFと称す）、
１１は制御回路、SWはスイツチを示す。 Components in the figure that have the same functions as those in FIG. 2 are indicated by the same symbols. 7 is a 5-bit shift register, 8 is an N-5 bit shift register, 9 is an AND circuit with 5 inputs, 10 is a flip-flop (hereinafter referred to as FF),
Reference numeral 11 indicates a control circuit, and SW indicates a switch.
先づｍビツトのフレーム同期パターンを検出後
ｍ―１ビツトの間はいかなる場合もフレーム同期
パターンと同じパターンを検出することはない。
この状況を第４図に示している。第４図に示す入
力データのフレーム同期パターン“001011”を同
期パターン検出回路４が検出し“１”レベルを出
力した後、入力する入力データの５ビツト間はフ
レーム同期パターンを検出することがないので第
４図に示す如く次の５ビツトの入力データが同期
パターン検出回路４に入力する間は出力は“０”
レベルである。この５ビツトの間に着目している
のが本発明である。 After first detecting a frame synchronization pattern of m bits, the same pattern as the frame synchronization pattern is never detected for m-1 bits.
This situation is shown in Figure 4. After the synchronization pattern detection circuit 4 detects the frame synchronization pattern "001011" of the input data shown in FIG. 4 and outputs the "1" level, no frame synchronization pattern is detected between 5 bits of the input data to be input. Therefore, as shown in FIG. 4, the output is "0" while the next 5 bits of input data are input to the synchronization pattern detection circuit 4.
level. The present invention focuses on these 5 bits.
第３図で６ビツトシフトレジスタ１の内容が
“０”レベルの場合から説明する。６ビツトシフ
トレジスタ１にてフレーム同期パターン
“001011”が検出されるとアンド回路３の出力は
“１”レベルとなり、次のクロツクでＮビツトシ
フトレジスタの先頭部の５ビツトシフトレジスタ
７の先頭に書込まれ、５ビツトシフトレジスタ７
の内容はイ，ロ，ハ，ニ，ホの出力端子で見ると
“10000”となる。これはフレーム同期パターンが
１個だけ検出されたことを示す。次にフレーム同
期パターンが検出されるのは更にＮ―１クロツク
後であつてこの時アンド回路３の出力は“１”レ
ベルとなり、次のクロツクで再び５ビツトシフト
レジスタ７のイの出力端子の所に“１”レベルが
書込まれる。この時１フレーム前に検出されたパ
ターン検出結果の“１”レベルはＮ―５ビツトシ
フトレジスタ８を通りFF１０に格納されている。
ここでフレーム同期パターンが検出された直後の
４クロツクの間はスイツチSWをｂ側に設定する
ように制御回路１１にて制御すれば続く４クロツ
ク後の５ビツトシフトレジスタ７の内容はイ，
ロ，ハ，ニ，ホの出力端子の所では“00011”と
なる。この時出力端子ホの内容は最新のフレーム
パターン検出情報を示し、ニの出力端子は１フレ
ーム前のフレームパターン検出情報ハは２フレー
ム前ロは３フレーム前イは４フレーム前のそれぞ
れフレームパターン検出情報である。従つてイ〜
ホの出力端子が全て“１”レベルになつたことを
アンド回路９の出力が“１”レベルとなることで
検出すれば過去の５フレーム共フレーム同期パタ
ーンが検出されたことを示す。尚５ビツトシフト
レジスタ７はフレーム同期パターンのビツト数ｍ
に等しいか以下であることを要するも、通常フレ
ーム同期パターンは６ビツト又は12ビツト分使用
し、６ビツトの時は３フレーム分12ビツトの時は
２フレーム分連続してフレーム同期パターンが検
出されればフレーム同期が確立したとしているの
で問題なく本発明の回路は使用出来る。このよう
にすることによりシフトレジスタはＮビツト分で
よく又、同期パターン検出回路は１個でよい。尚
制御回路１１とスイツチSW、FF１０は増加する
が制御回路１１はアンド回路３の出力が“１”レ
ベルになつた時、スタートし例えば第３図では４
クロツク分を１個のカウンタで検出し制御信号を
出す回路構成でよいので簡単な小規模な回路であ
り、スイツチSW、FF１０も小規模な回路である
ので全体として小規模な回路構成となり安価とな
る。 The case will be explained starting from the case where the contents of the 6-bit shift register 1 are at the "0" level in FIG. When the frame synchronization pattern "001011" is detected in the 6-bit shift register 1, the output of the AND circuit 3 becomes "1" level, and at the next clock, the data is transferred to the beginning of the 5-bit shift register 7 at the beginning of the N-bit shift register. written, 5-bit shift register 7
The content of is "10000" when viewed at the output terminals A, B, C, D, and E. This indicates that only one frame synchronization pattern was detected. Next, the frame synchronization pattern is detected after another N-1 clock. At this time, the output of the AND circuit 3 goes to the "1" level, and at the next clock, the output terminal A of the 5-bit shift register 7 is output again. A level “1” is written at the location. At this time, the "1" level of the pattern detection result detected one frame ago passes through the N-5 bit shift register 8 and is stored in the FF 10.
If the control circuit 11 controls the switch SW to be set to the b side during the four clocks immediately after the frame synchronization pattern is detected, the contents of the 5-bit shift register 7 after the next four clocks will be as follows.
At the output terminals B, C, D, and E, it becomes "00011". At this time, the contents of the output terminal E indicate the latest frame pattern detection information, and the output terminal D indicates the frame pattern detection information of the previous frame. It is information. Follow me~
If it is detected that the output terminals of E have all become the "1" level by the output of the AND circuit 9 becoming the "1" level, it indicates that the frame synchronization pattern has been detected for the past five frames. Furthermore, the 5-bit shift register 7 stores the number of bits m of the frame synchronization pattern.
Normally, a frame synchronization pattern is detected for 6 or 12 bits, and when using 6 bits, the frame synchronization pattern is detected for 3 frames, and when using 12 bits, the frame synchronization pattern is detected for 2 consecutive frames. If so, it is assumed that frame synchronization has been established, so the circuit of the present invention can be used without any problem. By doing so, only N bits of shift registers are required, and only one synchronization pattern detection circuit is required. Although the control circuit 11, switch SW, and FF10 increase, the control circuit 11 starts when the output of the AND circuit 3 reaches the "1" level, and for example, in FIG.
It is a simple and small-scale circuit because it only needs to have a circuit configuration that detects the clock signal with one counter and outputs a control signal.The switch SW and FF10 are also small-scale circuits, so the overall circuit configuration is small and inexpensive. Become.
(f) 発明の効果
以上詳細に説明せる如く本発明によれば多点監
視フレーム同期パターン検出回路が小規模な回路
構成となり又安価になる効果がある。(f) Effects of the Invention As explained in detail above, according to the present invention, the multi-point monitoring frame synchronization pattern detection circuit has the advantage of having a small-scale circuit configuration and being inexpensive.
第１図は多点監視フレーム同期パターンを使用
する場合の１例のフレーム構成図、第２図は従来
例の多点監視フレーム同期パターン検出回路のブ
ロツク図、第３図は本発明の実施例の多点監視フ
レーム同期パターン検出回路のブロツク図、第４
図は６ビツトのフレーム同期パターンを検出後５
ビツトの間はフレーム同期パターン検出はない説
明図である。
図中１，１′は６ビツトシフトレジスタ、２，
２′はＮ―６ビツトシフトレジスタ、３，３′，
５，１９はアンド回路、４，４′は同期パターン
検出回路、６，６′はＮビツトシフトレジスタ、
７は５ビツトシフトレジスタ、８はＮ―５ビツト
シフトレジスタ、１０はフリツプフロツプ、１１
は制御回路、SWはスイツチを示す。
FIG. 1 is a frame configuration diagram of an example when a multi-point monitoring frame synchronization pattern is used, FIG. 2 is a block diagram of a conventional multi-point monitoring frame synchronization pattern detection circuit, and FIG. 3 is an embodiment of the present invention. Block diagram of the multi-point monitoring frame synchronization pattern detection circuit of
The figure shows 5 bits after detecting a 6-bit frame synchronization pattern.
This is an explanatory diagram in which there is no frame synchronization pattern detection between bits. In the figure, 1 and 1' are 6-bit shift registers, 2,
2' is an N-6 bit shift register, 3, 3',
5 and 19 are AND circuits, 4 and 4' are synchronous pattern detection circuits, 6 and 6' are N-bit shift registers,
7 is a 5-bit shift register, 8 is an N-5 bit shift register, 10 is a flip-flop, 11
indicates a control circuit, and SW indicates a switch.
Claims (1)
たｍビツトの同期パターンを検出してデータ系列
のフレーム同期をとる多点監視フレーム同期回路
において、 Ｎビツトのシフトレジスタと１つの同期パター
ン検出回路を具備し、 該同期パターン検出回路にて同期パターンが検
出されなかつた場合には該シフトレジスタに１ビ
ツトの“０”を書込み、同期パターンが検出され
た場合は１ビツトの“１”を書込んだ後、前記シ
フトレジスタのＮ段目の出力を該シフトレジスタ
の入力に帰還させ、該シフトレジスタの内容を
（ｋ―１）クロツク分シフトさせるようにし、前
記シフトレジスタの先頭部に“１”がｋ（ｋ≦ｍ）
個連続して入力されたことを検出する検出回路を
設け、該検出器の出力によりフレーム同期確立を
判定することを特徴とする多点監視フレーム同期
パターン検出回路。[Scope of Claims] 1. A multi-point monitoring frame synchronization circuit that synchronizes the frame of a data series by detecting an m-bit synchronization pattern intensively inserted every N bits in serial data, which comprises: an N-bit shift register; Equipped with one synchronization pattern detection circuit, if the synchronization pattern detection circuit does not detect a synchronization pattern, one bit of "0" is written to the shift register, and if a synchronization pattern is detected, one bit is written to the shift register. After writing "1" in the shift register, the output of the Nth stage of the shift register is fed back to the input of the shift register, and the contents of the shift register are shifted by (k-1) clocks. “1” at the beginning of k (k≦m)
1. A multi-point monitoring frame synchronization pattern detection circuit, comprising: a detection circuit for detecting that a frame synchronization pattern is continuously input;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178855A JPS5967746A (en) | 1982-10-12 | 1982-10-12 | Circuit for detecting multi-point monitoring frame synchronizing pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178855A JPS5967746A (en) | 1982-10-12 | 1982-10-12 | Circuit for detecting multi-point monitoring frame synchronizing pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967746A JPS5967746A (en) | 1984-04-17 |
| JPH0134491B2 true JPH0134491B2 (en) | 1989-07-19 |
Family
ID=16055853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178855A Granted JPS5967746A (en) | 1982-10-12 | 1982-10-12 | Circuit for detecting multi-point monitoring frame synchronizing pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967746A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464930U (en) * | 1990-10-09 | 1992-06-04 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0732388B2 (en) * | 1985-02-15 | 1995-04-10 | 日本電気株式会社 | Signal judgment device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533723A (en) * | 1976-06-30 | 1978-01-13 | Fujitsu Ltd | Frame synchronous system |
| JPS5787252A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu General Ltd | Compensating system for step out of pcm signal |
-
1982
- 1982-10-12 JP JP57178855A patent/JPS5967746A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533723A (en) * | 1976-06-30 | 1978-01-13 | Fujitsu Ltd | Frame synchronous system |
| JPS5787252A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu General Ltd | Compensating system for step out of pcm signal |
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|---|---|---|---|---|
| JPH0464930U (en) * | 1990-10-09 | 1992-06-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5967746A (en) | 1984-04-17 |
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