JPH05143339A - 調速処理装置及びデバツグ装置 - Google Patents
調速処理装置及びデバツグ装置Info
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- JPH05143339A JPH05143339A JP3300694A JP30069491A JPH05143339A JP H05143339 A JPH05143339 A JP H05143339A JP 3300694 A JP3300694 A JP 3300694A JP 30069491 A JP30069491 A JP 30069491A JP H05143339 A JPH05143339 A JP H05143339A
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Abstract
(57)【要約】
【目的】 調速動作を実行する場合において、ハードウ
ェア、マイクロプログラムを変更する事をなくす。 【構成】 調速フラグと、調速動作を行うステージの情
報を持つレジスタの出力を受けるバッファレジスタと、
前記レジスタ又は前記バッファレジスタに有効な情報が
有る場合は前記レジスタに対する入力を抑止する手段
と、調速フラグに応じて前記レジスタと前記バッファレ
ジスタの出力を選択する手段を有する。
ェア、マイクロプログラムを変更する事をなくす。 【構成】 調速フラグと、調速動作を行うステージの情
報を持つレジスタの出力を受けるバッファレジスタと、
前記レジスタ又は前記バッファレジスタに有効な情報が
有る場合は前記レジスタに対する入力を抑止する手段
と、調速フラグに応じて前記レジスタと前記バッファレ
ジスタの出力を選択する手段を有する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、調
速処理に関する。
速処理に関する。
【０００２】
【従来の技術】従来の情報処理装置の調速処理は、ハー
ドウェア又はファームウェアの変更により行われてい
た。
ドウェア又はファームウェアの変更により行われてい
た。
【０００３】
【発明が解決しようとする課題】この従来の情報処理装
置の調速処理は、ハードウェア又はファームウェアの変
更が調速の度に必要となる為、各調速処理用のハードウ
ェア、ファームウェアが必要となり、ハードウェアボリ
ューム又はファームウェアボリュームが増大するという
問題点があった。
置の調速処理は、ハードウェア又はファームウェアの変
更が調速の度に必要となる為、各調速処理用のハードウ
ェア、ファームウェアが必要となり、ハードウェアボリ
ューム又はファームウェアボリュームが増大するという
問題点があった。
【０００４】本発明の目的は、調速動作を実行する場合
において、ハードウェア、マイクロプログラムを変更す
る事をなくす事である。
において、ハードウェア、マイクロプログラムを変更す
る事をなくす事である。
【０００５】
【課題を解決するための手段】請求項１記載の調速処理
装置は、パイプライン型情報処理装置において、調速動
作時か否かを表示する調速フラグと、調速動作を行うス
テージのデータ及び制御情報を持つレジスタと、前記レ
ジスタの出力を受けるバッファレジスタと、前記レジス
タ又は前記バッファレジスタに有効な情報が有る場合は
前記レジスタに対する入力を抑止する手段と、調速動作
時は前記バッファレジスタを選択し、調速動作時でない
場合は前記レジスタを選択する選択手段とを有すること
を特徴とする。
装置は、パイプライン型情報処理装置において、調速動
作時か否かを表示する調速フラグと、調速動作を行うス
テージのデータ及び制御情報を持つレジスタと、前記レ
ジスタの出力を受けるバッファレジスタと、前記レジス
タ又は前記バッファレジスタに有効な情報が有る場合は
前記レジスタに対する入力を抑止する手段と、調速動作
時は前記バッファレジスタを選択し、調速動作時でない
場合は前記レジスタを選択する選択手段とを有すること
を特徴とする。
【０００６】請求項２記載の調速処理装置は、パイプラ
イン型情報処理装置において、調速動作を表示する調速
レジスタと、前記調速レジスタの出力をデコードするデ
コード回路と、−１減算器と、前記−１減算器の出力を
受けるレジスタと、前記レジスタの保持する値が０であ
れば前記デコード回路の出力を選択し、前記レジスタの
保持する値が０以外であれば前記レジスタを選択し、選
択後の出力を前記−１減算器の入力とする選択回路と、
前記−１減算器の出力が０になるまでは、パイプライン
を構成している複数のステージの中の調速動作を行うス
テージに対してデータの入力を抑止する抑止手段とを有
することを特徴とする調速処理装置。
イン型情報処理装置において、調速動作を表示する調速
レジスタと、前記調速レジスタの出力をデコードするデ
コード回路と、−１減算器と、前記−１減算器の出力を
受けるレジスタと、前記レジスタの保持する値が０であ
れば前記デコード回路の出力を選択し、前記レジスタの
保持する値が０以外であれば前記レジスタを選択し、選
択後の出力を前記−１減算器の入力とする選択回路と、
前記−１減算器の出力が０になるまでは、パイプライン
を構成している複数のステージの中の調速動作を行うス
テージに対してデータの入力を抑止する抑止手段とを有
することを特徴とする調速処理装置。
【０００７】請求項３記載の調速処理装置は、パイプラ
イン型情報処理装置において、調速動作か否かを表示す
る調速フラグと、パイプライン処理動作に対する制御信
号を生成するワイヤードロジックで構成されるハードデ
コーダと、前記ハードデコーダに対する入力をリードア
ドレスとするＲＡＭデコーダと、前記ＲＡＭデコーダの
出力を受けるリードデータレジスタと、前記調速フラグ
が有効であった場合は前記リードレジスタの出力を有効
とし、前記調速フラグが無効であった場合は前記ハード
デコーダの出力を有効とする手段を有することを特徴と
する。
イン型情報処理装置において、調速動作か否かを表示す
る調速フラグと、パイプライン処理動作に対する制御信
号を生成するワイヤードロジックで構成されるハードデ
コーダと、前記ハードデコーダに対する入力をリードア
ドレスとするＲＡＭデコーダと、前記ＲＡＭデコーダの
出力を受けるリードデータレジスタと、前記調速フラグ
が有効であった場合は前記リードレジスタの出力を有効
とし、前記調速フラグが無効であった場合は前記ハード
デコーダの出力を有効とする手段を有することを特徴と
する。
【０００８】請求項４記載のデバッグ装置は、調速動作
か否かを表示する調速フラグと、ワイヤードロジックで
構成されるハードデコーダと、前記ハードデコーダに対
する入力をリードアドレスとするＲＡＭデコーダと、前
記ＲＡＭデコーダの出力を受けるリードデータレジスタ
を持つパイプライン型情報処理装置において、デバッグ
動作を表示するデバッグフラグと、前記調速フラグ又は
前記デバッグフラグが有効であった場合は前記リードデ
ータレジスタを有効とし、前記調速フラグ又は前記デバ
ッグフラグが無効であった場合は前記ハードデコーダの
出力を有効とする手段を有することを特徴とする。
か否かを表示する調速フラグと、ワイヤードロジックで
構成されるハードデコーダと、前記ハードデコーダに対
する入力をリードアドレスとするＲＡＭデコーダと、前
記ＲＡＭデコーダの出力を受けるリードデータレジスタ
を持つパイプライン型情報処理装置において、デバッグ
動作を表示するデバッグフラグと、前記調速フラグ又は
前記デバッグフラグが有効であった場合は前記リードデ
ータレジスタを有効とし、前記調速フラグ又は前記デバ
ッグフラグが無効であった場合は前記ハードデコーダの
出力を有効とする手段を有することを特徴とする。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は請求項１記載の発明の一実施例のパ
イプライン構造を示したものである。
イプライン構造を示したものである。
【００１１】ステージはＡステージからＥステージまで
４ステージに分割されている。Ａステージはオペランド
アドレスを生成するステージ、Ｔステージは論理アドレ
スを物理アドレスに変換するステージ、Ｏステージはオ
ペランドを読み出すステージ、Ｅステージは読み出され
たオペランドを演算し格納するステージである。
４ステージに分割されている。Ａステージはオペランド
アドレスを生成するステージ、Ｔステージは論理アドレ
スを物理アドレスに変換するステージ、Ｏステージはオ
ペランドを読み出すステージ、Ｅステージは読み出され
たオペランドを演算し格納するステージである。
【００１２】図１を参照すると、本実施例は、メモリよ
り取り出した命令語を保持するレジスタ００１、ソフト
ウェアが操作可能なソフトビジブルレジスタ群であるレ
ジスタ群０１２、０１３、レジスタ００１の出力を入力
としてアドレス加算を行う３入力加算器２０１、３入力
加算器２０１の出力を入力とするレジスタ００２、レジ
スタ００２の出力を入力とするレジスタ００３、レジス
タ００２の出力とレジスタ００３の出力を入力とし、信
号線３０４の指示により選択する選択回路２０２、選択
回路２０２の出力を入力とし、論理アドレスを物理アド
レスに変換する連想記憶１０１、連想記憶１０１の出力
を入力とするレジスタ００４、レジスタ００４の出力を
アドレスとして索引するキャッシュメモリ１０２、キャ
ッシュメモリ１０２の出力を入力とするレジスタ００
５、レジスタ００５の出力を入力として演算を行う演算
器２０４、レジスタ００１に有効な命令語が存在してい
る場合論理値”１”となるレジスタ００６、レジスタ０
０２に有効な論理アドレスが存在している場合、論理
値”１”となるレジスタ００７、レジスタ００３に有効
な論理アドレスが存在している場合、論理値”１”とな
るレジスタ００８、レジスタ００７の出力とレジスタ０
０８の出力を入力とし、信号線３１４の指示により選択
し、連想記憶１０１を有効な論理アドレスで索引する場
合、信号線３１９に論理値”１”を出力する選択回路２
０５、レジスタ００４に有効な物理アドレスが存在して
いる場合、論理値”１”となるレジスタ００９、レジス
タ００５に有効なデータが存在している場合、論理値”
１”となるレジスタ０１０、マイクロプログラムにより
値が設定されるレジスタ０１１、及びレジスタ０１１を
入力とし、選択回路２０２に信号を出力するデコーダ２
０３を含む。
り取り出した命令語を保持するレジスタ００１、ソフト
ウェアが操作可能なソフトビジブルレジスタ群であるレ
ジスタ群０１２、０１３、レジスタ００１の出力を入力
としてアドレス加算を行う３入力加算器２０１、３入力
加算器２０１の出力を入力とするレジスタ００２、レジ
スタ００２の出力を入力とするレジスタ００３、レジス
タ００２の出力とレジスタ００３の出力を入力とし、信
号線３０４の指示により選択する選択回路２０２、選択
回路２０２の出力を入力とし、論理アドレスを物理アド
レスに変換する連想記憶１０１、連想記憶１０１の出力
を入力とするレジスタ００４、レジスタ００４の出力を
アドレスとして索引するキャッシュメモリ１０２、キャ
ッシュメモリ１０２の出力を入力とするレジスタ００
５、レジスタ００５の出力を入力として演算を行う演算
器２０４、レジスタ００１に有効な命令語が存在してい
る場合論理値”１”となるレジスタ００６、レジスタ０
０２に有効な論理アドレスが存在している場合、論理
値”１”となるレジスタ００７、レジスタ００３に有効
な論理アドレスが存在している場合、論理値”１”とな
るレジスタ００８、レジスタ００７の出力とレジスタ０
０８の出力を入力とし、信号線３１４の指示により選択
し、連想記憶１０１を有効な論理アドレスで索引する場
合、信号線３１９に論理値”１”を出力する選択回路２
０５、レジスタ００４に有効な物理アドレスが存在して
いる場合、論理値”１”となるレジスタ００９、レジス
タ００５に有効なデータが存在している場合、論理値”
１”となるレジスタ０１０、マイクロプログラムにより
値が設定されるレジスタ０１１、及びレジスタ０１１を
入力とし、選択回路２０２に信号を出力するデコーダ２
０３を含む。
【００１３】図２を参照して本実施例の動作を説明す
る。
る。
【００１４】図２は、上部のタイムチャートが調速を行
ったサブモデルのタイムチャートであり、下部のタイム
チャートがトップモデルのタイムチャートである。
ったサブモデルのタイムチャートであり、下部のタイム
チャートがトップモデルのタイムチャートである。
【００１５】命令Ａの流れを説明すると、調速を行う場
合は、命令実行以前にマイクロプログラムによりレジス
タ０１１に論理値”１”を初期設定する。Ｔ１サイクル
では、レジスタ００１に命令語が存在し、レジスタ００
６は論理値”１”を表示している。信号線３０１、３０
２を通してソフトビジブルレジスタ群０１２、０１３に
アドレス生成に使用するソフトビジブルレジスタの番号
を通知し、ソフトビジブルレジスタ群０１２、０１３の
出力と信号線３０３を通して通知されるレジスタ００１
の中のアドレス生成に必要なフィールドの保持する値と
を３入力加算器２０１で加算し、加算結果を信号線３０
４を通じてレジスタ００２に出力する。Ｔ２サイクルで
は、レジスタ００２に論理アドレスが存在し、レジスタ
００７は論理値”１”を表示している。レジスタ００
２、００７は各々選択回路２０２、２０５とレジスタ０
０３、００８に値を出力する。サブモデルである場合、
デコーダ２０３は信号線３１４を通して選択回路２０
２、２０５に各々レジスタ００３、００８の出力を選択
する様に通知する。選択回路２０２、２０５は各々レジ
スタ００３、００８の値を信号線３０８、３１９に出力
する。
合は、命令実行以前にマイクロプログラムによりレジス
タ０１１に論理値”１”を初期設定する。Ｔ１サイクル
では、レジスタ００１に命令語が存在し、レジスタ００
６は論理値”１”を表示している。信号線３０１、３０
２を通してソフトビジブルレジスタ群０１２、０１３に
アドレス生成に使用するソフトビジブルレジスタの番号
を通知し、ソフトビジブルレジスタ群０１２、０１３の
出力と信号線３０３を通して通知されるレジスタ００１
の中のアドレス生成に必要なフィールドの保持する値と
を３入力加算器２０１で加算し、加算結果を信号線３０
４を通じてレジスタ００２に出力する。Ｔ２サイクルで
は、レジスタ００２に論理アドレスが存在し、レジスタ
００７は論理値”１”を表示している。レジスタ００
２、００７は各々選択回路２０２、２０５とレジスタ０
０３、００８に値を出力する。サブモデルである場合、
デコーダ２０３は信号線３１４を通して選択回路２０
２、２０５に各々レジスタ００３、００８の出力を選択
する様に通知する。選択回路２０２、２０５は各々レジ
スタ００３、００８の値を信号線３０８、３１９に出力
する。
【００１６】Ｔ３サイクルでは、レジスタ００３に論理
アドレスが存在し、レジスタ００７、００９は論理値”
０”を、レジスタ００８は論理値”１”を表示する。レ
ジスタ００３、００８は各々選択回路２０２、２０５に
出力する。サブモデルである場合は前述した様に選択回
路２０２、２０５は各々レジスタ００３、００８の値を
信号線３０８、３１９に出力する。
アドレスが存在し、レジスタ００７、００９は論理値”
０”を、レジスタ００８は論理値”１”を表示する。レ
ジスタ００３、００８は各々選択回路２０２、２０５に
出力する。サブモデルである場合は前述した様に選択回
路２０２、２０５は各々レジスタ００３、００８の値を
信号線３０８、３１９に出力する。
【００１７】Ｔ４サイクルでは、レジスタ００４に物理
アドレスが存在し、レジスタ００９は論理値”１”を表
示している。レジスタ００４は信号線３１０を通してキ
ャッシュメモリ１０２にリードアドレスとして入力し、
キャッシュメモリ１０２は対応するデータを信号線３１
１に出力する。
アドレスが存在し、レジスタ００９は論理値”１”を表
示している。レジスタ００４は信号線３１０を通してキ
ャッシュメモリ１０２にリードアドレスとして入力し、
キャッシュメモリ１０２は対応するデータを信号線３１
１に出力する。
【００１８】Ｔ５サイクルでは、レジスタ００５にデー
タが存在し、レジスタ０１０は論理値”１”を表示して
いる。レジスタ００５は信号線３１２を通して演算器２
０４にデータを出力し、演算器２０４は演算を実行し、
結果を信号線３１３を通してソフトビジブルレジスタ群
０１２、０１３に出力する。以下命令Ｂ、Ｃも同様の動
作を行う。
タが存在し、レジスタ０１０は論理値”１”を表示して
いる。レジスタ００５は信号線３１２を通して演算器２
０４にデータを出力し、演算器２０４は演算を実行し、
結果を信号線３１３を通してソフトビジブルレジスタ群
０１２、０１３に出力する。以下命令Ｂ、Ｃも同様の動
作を行う。
【００１９】トップモデルの場合は、命令実行以前に、
マイクロプログラムによりレジスタ０１１に論理値”
０”を初期設定する。Ｔ１サイクルは前述のサブモデル
時のＴ１サイクルと同じ動作を行う。Ｔ２サイクルで
は、レジスタ００２に論理アドレスが存在し、レジスタ
００７は論理値”１”を表示している。レジスタ００
２、００７は各々選択回路２０２、２０５とレジスタ０
０３、００８に値を出力する。トップモデルである場
合、デコーダ２０３は信号線３１４を通して選択回路２
０２、２０５に各々レジスタ００２、００７の出力を選
択する様に通知する。選択回路２０２、２０５は各々レ
ジスタ００２、００７の値を信号線３０８、３１９に出
力する。
マイクロプログラムによりレジスタ０１１に論理値”
０”を初期設定する。Ｔ１サイクルは前述のサブモデル
時のＴ１サイクルと同じ動作を行う。Ｔ２サイクルで
は、レジスタ００２に論理アドレスが存在し、レジスタ
００７は論理値”１”を表示している。レジスタ００
２、００７は各々選択回路２０２、２０５とレジスタ０
０３、００８に値を出力する。トップモデルである場
合、デコーダ２０３は信号線３１４を通して選択回路２
０２、２０５に各々レジスタ００２、００７の出力を選
択する様に通知する。選択回路２０２、２０５は各々レ
ジスタ００２、００７の値を信号線３０８、３１９に出
力する。
【００２０】Ｔ３サイクルでは、前述したサブモデルの
Ｔ４サイクルと同じ動作を行う。
Ｔ４サイクルと同じ動作を行う。
【００２１】Ｔ４サイクルでは、前述したサブモデルの
Ｔ３サイクルと同じ動作を行う。
Ｔ３サイクルと同じ動作を行う。
【００２２】図３はＴステージにおける受け付け可能信
号を図示したものである。
号を図示したものである。
【００２３】レジスタ００７、００８がともに論理値”
０”の場合、又はセレクタ２０５の出力が論理値”１”
である時に、他のステージ受け付け可能条件が成立すれ
ば、Ｔステージに新たなデータをセットする。
０”の場合、又はセレクタ２０５の出力が論理値”１”
である時に、他のステージ受け付け可能条件が成立すれ
ば、Ｔステージに新たなデータをセットする。
【００２４】図４は、請求項２、３、４記載の発明の一
実施例のパイプラインの概念を示したものである。
実施例のパイプラインの概念を示したものである。
【００２５】ステージはＡステージからＥステージまで
４ステージに分割されている。Ａステージはオペランド
アドレスを生成するステージ、Ｔステージは論理アドレ
スを物理アドレスに変換するステージ、Ｏステージはオ
ペランドを読み出すステージ、Ｅステージは読み出され
たオペランドを演算し格納するステージである。
４ステージに分割されている。Ａステージはオペランド
アドレスを生成するステージ、Ｔステージは論理アドレ
スを物理アドレスに変換するステージ、Ｏステージはオ
ペランドを読み出すステージ、Ｅステージは読み出され
たオペランドを演算し格納するステージである。
【００２６】図４を参照すると、本実施例は、メモリよ
り取り出した命令語を保持するレジスタ０１４、ソフト
ウェアが操作可能なソフトビジブルレジスタ群であるレ
ジスタ群０１５、０１６、レジスタ０１４の出力を入力
としてアドレス加算を行う３入力加算器２０５、３入力
加算器２０５の出力を入力とするレジスタ０１７、レジ
スタ０１７の出力をリードアドレスとして入力し、論理
アドレスを物理アドレスに変換する連想記憶１０３、連
想記憶１０３の出力を入力とするレジスタ０１８、レジ
スタ０１８の出力をアドレスとして索引するキャッシュ
メモリ１０４、キャッシュメモリ１０４の出力を入力と
するレジスタ０１９、及びレジスタ０１９の出力を入力
として演算を行う演算器２０６を含む。
り取り出した命令語を保持するレジスタ０１４、ソフト
ウェアが操作可能なソフトビジブルレジスタ群であるレ
ジスタ群０１５、０１６、レジスタ０１４の出力を入力
としてアドレス加算を行う３入力加算器２０５、３入力
加算器２０５の出力を入力とするレジスタ０１７、レジ
スタ０１７の出力をリードアドレスとして入力し、論理
アドレスを物理アドレスに変換する連想記憶１０３、連
想記憶１０３の出力を入力とするレジスタ０１８、レジ
スタ０１８の出力をアドレスとして索引するキャッシュ
メモリ１０４、キャッシュメモリ１０４の出力を入力と
するレジスタ０１９、及びレジスタ０１９の出力を入力
として演算を行う演算器２０６を含む。
【００２７】図５は請求項２記載の発明の一実施例を示
したものである。
したものである。
【００２８】調速モードをマイクロプログラムによりセ
ットするレジスタ０２１、レジスタ０２１の出力を入力
として調速に必要なマシンサイクル数にデコードするデ
コーダ２０８、デコーダ２０８とレジスタ０２０を入力
として信号線３４３の指示により、レジスタ０２０の出
力が０であればデコーダ２０８の出力を選択し、レジス
タ０２０の出力が０でなければレジスタ０２０の出力を
選択する選択回路２０９、選択回路２０９の出力を−１
する−１カウンタ２１０、−１カウンタ２１０の出力を
入力とするレジスタ０２０、レジスタ０２０の出力が０
と等値であるかを比較する比較回路２０７、−１カウン
タ２１０の出力と０で比較し、等値であれば論理値”
１”を出力する比較回路２１１、及び比較回路２１１と
Ｔステージ受け付け可能信号を入力として論理積をと
り、新たにＴステージ受け付け可能信号として信号線３
４０に出力するＡＮＤ回路２１２よりなる。
ットするレジスタ０２１、レジスタ０２１の出力を入力
として調速に必要なマシンサイクル数にデコードするデ
コーダ２０８、デコーダ２０８とレジスタ０２０を入力
として信号線３４３の指示により、レジスタ０２０の出
力が０であればデコーダ２０８の出力を選択し、レジス
タ０２０の出力が０でなければレジスタ０２０の出力を
選択する選択回路２０９、選択回路２０９の出力を−１
する−１カウンタ２１０、−１カウンタ２１０の出力を
入力とするレジスタ０２０、レジスタ０２０の出力が０
と等値であるかを比較する比較回路２０７、−１カウン
タ２１０の出力と０で比較し、等値であれば論理値”
１”を出力する比較回路２１１、及び比較回路２１１と
Ｔステージ受け付け可能信号を入力として論理積をと
り、新たにＴステージ受け付け可能信号として信号線３
４０に出力するＡＮＤ回路２１２よりなる。
【００２９】図６は請求項３、４記載の発明の一実施例
を示したものである。
を示したものである。
【００３０】命令語を保持し、信号線３４４、３４５に
命令のオペレーションを規定するフィールドを出力し、
信号線３４６、３４７、３４９、３５０にアドレス生成
に使用する可能性のあるレジスタ群０１５、０１６のレ
ジスタ番号を指定するフィールドを出力し、信号線３４
８、３５１にアドレス生成に使用する可能性のあるディ
スプレイスメントを指定するフィールドを出力するレジ
スタ０１４、信号線３４４を入力として選択回路２１
４、２１５、２１６に対する各々の選択指示、Ａステー
ジに対する入力指示をデコードするハードデコーダ２１
３、信号線３４５をリードアドレスとして入力し、選択
回路２１４、２１５、２１６に対する各々の選択指示、
Ａステージに対する入力可能指示をデコードするＲＡＭ
デコーダ１０５、ＲＡＭデコーダ１０５の出力を入力と
するレジスタ０２４、マイクロプログラムによりセット
され、デバッグモード時に論理値”１”を示すレジスタ
０２２、調速モードに論理値”１”を示すレジスタ０２
３、レジスタ０２２の出力とレジスタ０２３の出力を入
力とし、信号線３６０に論理和を出力するＯＲ回路２１
８、ハードデコーダ２１３、レジスタ０２４を入力と
し、信号線３６０が論理値”１”であればレジスタ０２
４の出力を選択し、論理値”０”であればハードデコー
ダ２１３の出力を選択する選択回路２１７、信号線３４
６、３４７、３４９、３５０を入力として信号線３５
４、３５３の指示により選択する選択回路２１４、２１
５、信号線３４８、３５１を入力とし、信号線３５２の
指示により選択する選択回路２１６、選択回路２１７の
出力でＡステージ入力可能指示を論理値”１”として伝
搬する信号線３５５、及び信号線３５５と他のＡステー
ジ入力可能信号を入力として論理積を新たなＡステージ
入力可能信号として信号線３５７に出力するＡＮＤ回路
２１９よりなる。
命令のオペレーションを規定するフィールドを出力し、
信号線３４６、３４７、３４９、３５０にアドレス生成
に使用する可能性のあるレジスタ群０１５、０１６のレ
ジスタ番号を指定するフィールドを出力し、信号線３４
８、３５１にアドレス生成に使用する可能性のあるディ
スプレイスメントを指定するフィールドを出力するレジ
スタ０１４、信号線３４４を入力として選択回路２１
４、２１５、２１６に対する各々の選択指示、Ａステー
ジに対する入力指示をデコードするハードデコーダ２１
３、信号線３４５をリードアドレスとして入力し、選択
回路２１４、２１５、２１６に対する各々の選択指示、
Ａステージに対する入力可能指示をデコードするＲＡＭ
デコーダ１０５、ＲＡＭデコーダ１０５の出力を入力と
するレジスタ０２４、マイクロプログラムによりセット
され、デバッグモード時に論理値”１”を示すレジスタ
０２２、調速モードに論理値”１”を示すレジスタ０２
３、レジスタ０２２の出力とレジスタ０２３の出力を入
力とし、信号線３６０に論理和を出力するＯＲ回路２１
８、ハードデコーダ２１３、レジスタ０２４を入力と
し、信号線３６０が論理値”１”であればレジスタ０２
４の出力を選択し、論理値”０”であればハードデコー
ダ２１３の出力を選択する選択回路２１７、信号線３４
６、３４７、３４９、３５０を入力として信号線３５
４、３５３の指示により選択する選択回路２１４、２１
５、信号線３４８、３５１を入力とし、信号線３５２の
指示により選択する選択回路２１６、選択回路２１７の
出力でＡステージ入力可能指示を論理値”１”として伝
搬する信号線３５５、及び信号線３５５と他のＡステー
ジ入力可能信号を入力として論理積を新たなＡステージ
入力可能信号として信号線３５７に出力するＡＮＤ回路
２１９よりなる。
【００３１】
【発明の効果】 ［請求項１］以上説明した様に、本発明によれば調速動
作時か否かを表示する調速レジスタと、データをバッフ
ァリングするバッファ手段と、調速レジスタに応じてバ
ッファ手段により処理を調速する手段を設ける事によ
り、調速動作を実行する場合において、ハードウェア、
マイクロプログラムの変更が不必要となるという結果を
有する。
作時か否かを表示する調速レジスタと、データをバッフ
ァリングするバッファ手段と、調速レジスタに応じてバ
ッファ手段により処理を調速する手段を設ける事によ
り、調速動作を実行する場合において、ハードウェア、
マイクロプログラムの変更が不必要となるという結果を
有する。
【００３２】 ［請求項２］調速レジスタの出力をデコードするデコー
ド回路と、デコード回路の出力を入力とする−１カウン
タと、−１カウンタの出力が０になるまでパイプライン
内の調速動作をするステージに対する入力を抑止する手
段を設ける事により、請求項１の効果の他に多段階に調
速動作が可能となるという結果を有する。
ド回路と、デコード回路の出力を入力とする−１カウン
タと、−１カウンタの出力が０になるまでパイプライン
内の調速動作をするステージに対する入力を抑止する手
段を設ける事により、請求項１の効果の他に多段階に調
速動作が可能となるという結果を有する。
【００３３】 ［請求項３］ハードデコーダの入力をリードアドレスと
するＲＡＭデコーダと、ＲＡＭデコーダの出力を受ける
リードデータレジスタと、調速レジスタの出力に応じて
ハードデコーダの出力かリードデータレジスタの出力を
有効とする手段を設ける事により、調速動作を実行する
場合において、ハードウェア、マイクロプログラムの変
更が不必要となるという結果を有する。
するＲＡＭデコーダと、ＲＡＭデコーダの出力を受ける
リードデータレジスタと、調速レジスタの出力に応じて
ハードデコーダの出力かリードデータレジスタの出力を
有効とする手段を設ける事により、調速動作を実行する
場合において、ハードウェア、マイクロプログラムの変
更が不必要となるという結果を有する。
【００３４】 ［請求項４］デバッグ動作時であることを表示するデバ
ッグフラグと、ハードデコーダの入力をリードアドレス
とするＲＡＭデコーダと、ＲＡＭデコーダの出力を受け
るリードデータレジスタと、調速レジスタ及びデバッグ
フラグの出力に応じてハードデコーダの出力かリードデ
ータレジスタの出力を有効とする手段を設ける事によ
り、デバッグ動作の簡易化が可能となる。
ッグフラグと、ハードデコーダの入力をリードアドレス
とするＲＡＭデコーダと、ＲＡＭデコーダの出力を受け
るリードデータレジスタと、調速レジスタ及びデバッグ
フラグの出力に応じてハードデコーダの出力かリードデ
ータレジスタの出力を有効とする手段を設ける事によ
り、デバッグ動作の簡易化が可能となる。
【図１】請求項１記載の発明の一実施例のブロック図で
ある。
ある。
【図２】請求項１記載の発明の一実施例のタイムチャー
トである。
トである。
【図３】請求項１記載の発明の一実施例のブロック図で
ある。
ある。
【図４】請求項２、３、４記載の発明の一実施例のブロ
ック図である。
ック図である。
【図５】請求項２記載の発明の一実施例のブロック図で
ある。
ある。
【図６】請求項３、４記載の発明の一実施例のブロック
図である。
図である。
００１〜０２４ レジスタ １０１〜１０５ ＲＡＭ ２０１〜２１９ 論理回路 ３０１〜３６２ 信号線
Claims (4)
- 【請求項１】 パイプライン型情報処理装置において、 調速動作時か否かを表示する調速フラグと、 調速動作を行うステージのデータ及び制御情報を持つレ
ジスタと、 前記レジスタの出力を受けるバッファレジスタと、 前記レジスタ又は前記バッファレジスタに有効な情報が
有る場合は前記レジスタに対する入力を抑止する手段
と、 調速動作時は前記バッファレジスタを選択し、調速動作
時でない場合は前記レジスタを選択する選択手段とを有
することを特徴とする調速処理装置。 - 【請求項２】 パイプライン型情報処理装置において、 調速動作を表示する調速レジスタと、 前記調速レジスタの出力をデコードするデコード回路
と、 −１減算器と、 前記−１減算器の出力を受けるレジスタと、 前記レジスタの保持する値が０であれば前記デコード回
路の出力を選択し、前記レジスタの保持する値が０以外
であれば前記レジスタを選択し、選択後の出力を前記−
１減算器の入力とする選択回路と、 前記−１減算器の出力が０になるまでは、パイプライン
を構成している複数のステージの中の調速動作を行うス
テージに対してデータの入力を抑止する抑止手段とを有
することを特徴とする調速処理装置。 - 【請求項３】 パイプライン型情報処理装置において、 調速動作か否かを表示する調速フラグと、 パイプライン処理動作に対する制御信号を生成するワイ
ヤードロジックで構成されるハードデコーダと、 前記ハードデコーダに対する入力をリードアドレスとす
るＲＡＭデコーダと、 前記ＲＡＭデコーダの出力を受けるリードデータレジス
タと、 前記調速フラグが有効であった場合は前記リードレジス
タの出力を有効とし、 前記調速フラグが無効であった場合は前記ハードデコー
ダの出力を有効とする手段を有することを特徴とする調
速処理装置。 - 【請求項４】 調速動作か否かを表示する調速フラグ
と、ワイヤードロジックで構成されるハードデコーダ
と、前記ハードデコーダに対する入力をリードアドレス
とするＲＡＭデコーダと、前記ＲＡＭデコーダの出力を
受けるリードデータレジスタを持つパイプライン型情報
処理装置において、 デバッグ動作を表示するデバッグフラグと、 前記調速フラグ又は前記デバッグフラグが有効であった
場合は前記リードデータレジスタを有効とし、前記調速
フラグ又は前記デバッグフラグが無効であった場合は前
記ハードデコーダの出力を有効とする手段を有すること
を特徴とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300694A JP2912067B2 (ja) | 1991-11-15 | 1991-11-15 | 調速処理装置及びデバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300694A JP2912067B2 (ja) | 1991-11-15 | 1991-11-15 | 調速処理装置及びデバッグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143339A true JPH05143339A (ja) | 1993-06-11 |
| JP2912067B2 JP2912067B2 (ja) | 1999-06-28 |
Family
ID=17887957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3300694A Expired - Fee Related JP2912067B2 (ja) | 1991-11-15 | 1991-11-15 | 調速処理装置及びデバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912067B2 (ja) |
-
1991
- 1991-11-15 JP JP3300694A patent/JP2912067B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2912067B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |