JPH0513771A - 不揮発性ランダムアクセスメモリ - Google Patents
不揮発性ランダムアクセスメモリInfo
- Publication number
- JPH0513771A JPH0513771A JP3161735A JP16173591A JPH0513771A JP H0513771 A JPH0513771 A JP H0513771A JP 3161735 A JP3161735 A JP 3161735A JP 16173591 A JP16173591 A JP 16173591A JP H0513771 A JPH0513771 A JP H0513771A
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- memory cell
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- memory
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Abstract
(57)【要約】
【目的】 強誘電体膜をキャパシタ層とするキャパシタ
素子を用いたＦＲＡＭのセルサイズの縮小化を図る。 【構成】 ビットライン及びワードラインに接続される
ＭＯＳ型トランジスタ素子のドレイン側を強誘電型キャ
パシタ素子に接続してなる一対の誘電制御素子を、上記
各ドレイン側で一つの抵抗素子又は高負荷型トランジス
タ素子を介して接続することにより、一対のＦＲＡＭセ
ルを構成する。
素子を用いたＦＲＡＭのセルサイズの縮小化を図る。 【構成】 ビットライン及びワードラインに接続される
ＭＯＳ型トランジスタ素子のドレイン側を強誘電型キャ
パシタ素子に接続してなる一対の誘電制御素子を、上記
各ドレイン側で一つの抵抗素子又は高負荷型トランジス
タ素子を介して接続することにより、一対のＦＲＡＭセ
ルを構成する。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性ランダムア
クセスメモリに関する。さらに詳しくは、強誘電体膜を
用いた不揮発性ランダムアクセスメモリ（ＦＲＡＭ）に
関する。
クセスメモリに関する。さらに詳しくは、強誘電体膜を
用いた不揮発性ランダムアクセスメモリ（ＦＲＡＭ）に
関する。
【０００２】
【従来の技術】ランダムアクセス可能なメモリ素子とし
ては、従来からＳＲＡＭ（スタティックラム）及びＤＲ
ＡＭ（ダイナミックラム）が代表的であるが、これらは
いずれも揮発性であると共に、前者は１メモリセル当り
６個のトランジスタ素子を要するため高集積化の点で限
界があり、後者はデータ保持のために周期的にキャパシ
タをリフレッシュする必要があるという問題がある。
ては、従来からＳＲＡＭ（スタティックラム）及びＤＲ
ＡＭ（ダイナミックラム）が代表的であるが、これらは
いずれも揮発性であると共に、前者は１メモリセル当り
６個のトランジスタ素子を要するため高集積化の点で限
界があり、後者はデータ保持のために周期的にキャパシ
タをリフレッシュする必要があるという問題がある。
【０００３】そこで、最近、ランダムアクセス可能でか
つ不揮発性のメモリ素子として、強誘電体膜をキャパシ
タとして用いたいわゆるＦ（ferroelectric）ＲＡＭが
注目を集めている。
つ不揮発性のメモリ素子として、強誘電体膜をキャパシ
タとして用いたいわゆるＦ（ferroelectric）ＲＡＭが
注目を集めている。
【０００４】かかるＦＲＡＭの代表的な回路構成を図４
に示す。このようにＦＲＡＭは、基本的に２個のトラン
ジスタ素子と２個のキャパシタ素子による１つのメモリ
セルにより構成されている。図中Ｔ１，Ｔ２はＭＯＳ型
トランジスタ素子、Ｃ１，Ｃ２は強誘電体膜を用いたキ
ャパシタ素子、Ｄ１はドライブライン、Ｗはワードライ
ン、Ｂ１，Ｂ２はビットラインを示す。
に示す。このようにＦＲＡＭは、基本的に２個のトラン
ジスタ素子と２個のキャパシタ素子による１つのメモリ
セルにより構成されている。図中Ｔ１，Ｔ２はＭＯＳ型
トランジスタ素子、Ｃ１，Ｃ２は強誘電体膜を用いたキ
ャパシタ素子、Ｄ１はドライブライン、Ｗはワードライ
ン、Ｂ１，Ｂ２はビットラインを示す。
【０００５】かかるＦＲＡＭにおいては、ビットライン
の一方を高電圧、他方を接地電圧とした状態でドライブ
ラインを高電圧又は接地電圧とすることにより生ずるキ
ャパシタ素子の一方の分極により書き込みが行なわれ、
両ビットラインを共に接地電位としてドライブラインに
高電圧を与えた際にいずれかのビットラインとキャパシ
タ素子との間に生ずる電位差をセンス・アップにより検
出することにより、読み出しが行なわれる。
の一方を高電圧、他方を接地電圧とした状態でドライブ
ラインを高電圧又は接地電圧とすることにより生ずるキ
ャパシタ素子の一方の分極により書き込みが行なわれ、
両ビットラインを共に接地電位としてドライブラインに
高電圧を与えた際にいずれかのビットラインとキャパシ
タ素子との間に生ずる電位差をセンス・アップにより検
出することにより、読み出しが行なわれる。
【０００６】
【発明が解決しようとする課題】かかる従来のＦＲＡＭ
は、前記のごとく一つのメモリセル当り、２トランジス
タと２キャパシタを要し、さらなるメモリ容量の増大、
高集積化の観点から、素子構成をさらに簡略化すること
が望まれる。
は、前記のごとく一つのメモリセル当り、２トランジス
タと２キャパシタを要し、さらなるメモリ容量の増大、
高集積化の観点から、素子構成をさらに簡略化すること
が望まれる。
【０００７】この発明はかかる状況下なされたものであ
り、ことにメモリセルサイズをより縮小化できるＦＲＡ
Ｍを提供しようとするものである。
り、ことにメモリセルサイズをより縮小化できるＦＲＡ
Ｍを提供しようとするものである。
【０００８】
【課題を解決するための手段】かくしてこの発明によれ
ば、ビットライン及びワードラインに接続されるＭＯＳ
型トランジスタ素子のドレイン側を強誘電型キャパシタ
素子に接続してなる一対の誘電制御素子を、上記各ドレ
イン側で一つの抵抗素子又は高負荷型トランジスタ素子
を介して接続してなる不揮発性ランダムアクセスメモリ
が提供される。
ば、ビットライン及びワードラインに接続されるＭＯＳ
型トランジスタ素子のドレイン側を強誘電型キャパシタ
素子に接続してなる一対の誘電制御素子を、上記各ドレ
イン側で一つの抵抗素子又は高負荷型トランジスタ素子
を介して接続してなる不揮発性ランダムアクセスメモリ
が提供される。
【０００９】この発明は、前記目的を達成すべく、従来
のＤＲＡＭのように一つのＭＯＳ型トランジスタ素子と
一つの強誘電型キャパシタ素子とを接続してメモリセル
単位を構成すると共に、これらのメモリセル単位の一対
を、一つの抵抗素子又は高負荷型トランジスタ素子を介
して接続することにより、１トランジスタ／１キャパシ
タ型又は１.５トランジスタ／１キャパシタ型の不揮発
性のＦＲＡＭを構成したものである。
のＤＲＡＭのように一つのＭＯＳ型トランジスタ素子と
一つの強誘電型キャパシタ素子とを接続してメモリセル
単位を構成すると共に、これらのメモリセル単位の一対
を、一つの抵抗素子又は高負荷型トランジスタ素子を介
して接続することにより、１トランジスタ／１キャパシ
タ型又は１.５トランジスタ／１キャパシタ型の不揮発
性のＦＲＡＭを構成したものである。
【００１０】なお、強誘電型キャパシタ素子を従来のＤ
ＲＡＭのキャパシタ素子として用いて１トランジスタ／
１キャパシタのメモリセルを構成することが考えられる
が、この場合にはデータの書き込み後の待機時に、素子
形成基板に印加されるトランジスタのバックゲート電位
ＶBBにより、キャパシタの分極が逆転する場合がありリ
フレッシュが必要となって不揮発性のＤＲＡＭとしては
機能しない。これに対し、この発明においては、単にＤ
ＲＡＭのキャパシタ素子として強誘電型キャパシタを適
用したものではなく、さらにこのようなメモリセルを抵
抗素子又は高負荷型トランジスタ素子で接続した構造か
らなるため、待機時のキャパシタの分極反転が防止さ
れ、不揮発性のＲＡＭとしての機能が再現される。
ＲＡＭのキャパシタ素子として用いて１トランジスタ／
１キャパシタのメモリセルを構成することが考えられる
が、この場合にはデータの書き込み後の待機時に、素子
形成基板に印加されるトランジスタのバックゲート電位
ＶBBにより、キャパシタの分極が逆転する場合がありリ
フレッシュが必要となって不揮発性のＤＲＡＭとしては
機能しない。これに対し、この発明においては、単にＤ
ＲＡＭのキャパシタ素子として強誘電型キャパシタを適
用したものではなく、さらにこのようなメモリセルを抵
抗素子又は高負荷型トランジスタ素子で接続した構造か
らなるため、待機時のキャパシタの分極反転が防止さ
れ、不揮発性のＲＡＭとしての機能が再現される。
【００１１】かかる分極反転の防止を確保するため、上
記抵抗素子又は高負荷トランジスタ素子の抵抗値は１Ｍ
Ω以上とするのが適している。
記抵抗素子又は高負荷トランジスタ素子の抵抗値は１Ｍ
Ω以上とするのが適している。
【００１２】この発明のＦＲＡＭの基本回路構成を図１
に示す。図１（イ）は、トランジスタ素子Ｔ１及び強誘
電型キャパシタ素子Ｃ１と同じくＴ２及びＣ２からなる
メモリセルを高負荷トランジスタ素子Ｔ３で接続したも
のであり、図１（ロ）は同じく抵抗素子Ｒ（２５０ｋΩ
＜）で接続したものである。図中、Ｗ１，Ｗ２はワード
ライン、Ｂ１，Ｂ２はビットライン、Ｄはドレインを各
々示すものである。
に示す。図１（イ）は、トランジスタ素子Ｔ１及び強誘
電型キャパシタ素子Ｃ１と同じくＴ２及びＣ２からなる
メモリセルを高負荷トランジスタ素子Ｔ３で接続したも
のであり、図１（ロ）は同じく抵抗素子Ｒ（２５０ｋΩ
＜）で接続したものである。図中、Ｗ１，Ｗ２はワード
ライン、Ｂ１，Ｂ２はビットライン、Ｄはドレインを各
々示すものである。
【００１３】
【作用】図１における１メモリセルについての動作につ
いて、図２を引用して説明する。書き込み時（Ｗｒｉｔ
ｅ１又はＷｒｉｔｅ０）まず、キャパシタ素子の上側電
極（セルプレート）にＶCC／２の電位を印加しておき、
ビットラインＢ１にＶCC（Ｗｒｉｔｅ１の場合）又は０
Ｖ（Ｗｒｉｔｅ０の場合）を印加する。これにより、図
に示すごとく、Ｗｒｉｔｅ１，Ｗｒｉｔｅ０の状態で各
々逆方向の分極（矢印）を示す残留分極電荷がキャパシ
タ内に蓄積、記憶されることとなる。読み出し時（Ｒｅ
ａｄ１又はＲｅａｄ０）セルプレートの電位をＶCC／２
に固定しておき、ビットラインＢ１にＶCCの電圧を印加
する。Ｒｅａｄ１の場合、キャパシタの分極反転が生じ
ないため、Ｉ＝（Ｐs−Ｐr）△ｔ （Ｐs…飽和分極電
荷、Ｐr…残留分極電荷、△ｔ…反転速度）の電流しか
流れない。これに対しＲｅａｄ０の場合には、図に示す
ごとくキャパシタの分極反転が生じるため、電荷の変動
量が大きく、Ｉ＝｛２Ｐr＋（Ｐs−Ｐr）｝／△ｔの電
流が流れる。この電流の大小によりセンスアンプ等によ
ってデータ“１”，“０”の読み出しが行なわれる。待
機時待機時には、セルプレートの電位はＶCC／２に固定
され、かつビットラインもＶCC／２の電圧が印加され、
分極状態はそのまま保たれる。
いて、図２を引用して説明する。書き込み時（Ｗｒｉｔ
ｅ１又はＷｒｉｔｅ０）まず、キャパシタ素子の上側電
極（セルプレート）にＶCC／２の電位を印加しておき、
ビットラインＢ１にＶCC（Ｗｒｉｔｅ１の場合）又は０
Ｖ（Ｗｒｉｔｅ０の場合）を印加する。これにより、図
に示すごとく、Ｗｒｉｔｅ１，Ｗｒｉｔｅ０の状態で各
々逆方向の分極（矢印）を示す残留分極電荷がキャパシ
タ内に蓄積、記憶されることとなる。読み出し時（Ｒｅ
ａｄ１又はＲｅａｄ０）セルプレートの電位をＶCC／２
に固定しておき、ビットラインＢ１にＶCCの電圧を印加
する。Ｒｅａｄ１の場合、キャパシタの分極反転が生じ
ないため、Ｉ＝（Ｐs−Ｐr）△ｔ （Ｐs…飽和分極電
荷、Ｐr…残留分極電荷、△ｔ…反転速度）の電流しか
流れない。これに対しＲｅａｄ０の場合には、図に示す
ごとくキャパシタの分極反転が生じるため、電荷の変動
量が大きく、Ｉ＝｛２Ｐr＋（Ｐs−Ｐr）｝／△ｔの電
流が流れる。この電流の大小によりセンスアンプ等によ
ってデータ“１”，“０”の読み出しが行なわれる。待
機時待機時には、セルプレートの電位はＶCC／２に固定
され、かつビットラインもＶCC／２の電圧が印加され、
分極状態はそのまま保たれる。
【００１４】しかしながら、実際はデータ“１”の状態
でセルプレートのソース側（下部電極）の電位が基板の
バックゲート電位ＶBBに影響を受けて電界の方向が反対
になり、結果として分極方向が反転するため、通常は待
機時にリフレッシュ動作が不可欠である。
でセルプレートのソース側（下部電極）の電位が基板の
バックゲート電位ＶBBに影響を受けて電界の方向が反対
になり、結果として分極方向が反転するため、通常は待
機時にリフレッシュ動作が不可欠である。
【００１５】この発明の構造によれば、図１に示すごと
くキャパシタ素子のソース側が高負荷型トランジスタ素
子（又は抵抗素子）に接続されているため、そこでの電
位が高く保持され、それによりバックゲート電位ＶBBに
よる影響が実質的に排除され、不揮発性の動作が可能と
なる。そして、かかる高負荷トランジスタ素子又は抵抗
素子が２メモリセルに対して共通して接続されているた
め、メモリセルの構成に要する素子数も従来のＦＲＡＭ
に比して著しく減少される。
くキャパシタ素子のソース側が高負荷型トランジスタ素
子（又は抵抗素子）に接続されているため、そこでの電
位が高く保持され、それによりバックゲート電位ＶBBに
よる影響が実質的に排除され、不揮発性の動作が可能と
なる。そして、かかる高負荷トランジスタ素子又は抵抗
素子が２メモリセルに対して共通して接続されているた
め、メモリセルの構成に要する素子数も従来のＦＲＡＭ
に比して著しく減少される。
【００１６】
【実施例】図３に示すごとき手法にて、この発明のＦＲ
ＡＭを作製した。すなわち、まず、シリコン基板１上に
フィールド酸化膜からなる素子分離領域を形成すること
により、素子形成領域を確保した後、この素子形成領域
上に３５００〜４０００Å厚のポリシリコンからなるゲ
ート電極２（ワードライン）を形成し、ＣＶＤ法でＳｉ
Ｏ2膜を推積及びエッチバックしてゲート保護膜３を形
成し、イオン注入を行なってＮ型の不純物拡散領域４を
形成した（図１（イ））。
ＡＭを作製した。すなわち、まず、シリコン基板１上に
フィールド酸化膜からなる素子分離領域を形成すること
により、素子形成領域を確保した後、この素子形成領域
上に３５００〜４０００Å厚のポリシリコンからなるゲ
ート電極２（ワードライン）を形成し、ＣＶＤ法でＳｉ
Ｏ2膜を推積及びエッチバックしてゲート保護膜３を形
成し、イオン注入を行なってＮ型の不純物拡散領域４を
形成した（図１（イ））。
【００１７】次いで、ポリシリコンを推積しパターニン
グすることにより、キャパシタ素子の下部電極となるポ
リシリコン膜５，５並びにビットラインコンタクトパッ
ドとなるポリシリコン膜６，６（これらは、いずれもチ
タン／ポリシリコン積層膜でもよい）を形成した（図１
（ロ））。
グすることにより、キャパシタ素子の下部電極となるポ
リシリコン膜５，５並びにビットラインコンタクトパッ
ドとなるポリシリコン膜６，６（これらは、いずれもチ
タン／ポリシリコン積層膜でもよい）を形成した（図１
（ロ））。
【００１８】次に、図１（ハ）に示されるように、上記
ポリシリコン膜５上に、強誘電体膜としてのＰＺＴ膜
７，７（厚み１０００〜３０００Å）をスパッタリング
法で形成し、さらに上部電極としての白金膜８，８（厚
み２０００〜３０００Å）を形成した。なお、このＰＺ
Ｔ膜としては、他の強誘電体膜例えばＰＬＺ膜なども使
用可能である。
ポリシリコン膜５上に、強誘電体膜としてのＰＺＴ膜
７，７（厚み１０００〜３０００Å）をスパッタリング
法で形成し、さらに上部電極としての白金膜８，８（厚
み２０００〜３０００Å）を形成した。なお、このＰＺ
Ｔ膜としては、他の強誘電体膜例えばＰＬＺ膜なども使
用可能である。
【００１９】この後、図１（ニ）に示すごとく、全体を
ＳｉＯ2層間絶縁膜（６０００〜８０００Å厚）９で被
覆した後、平坦化熱処理（７００°Ｃ）を施し、ビット
コンタクト孔１０を形成した。
ＳｉＯ2層間絶縁膜（６０００〜８０００Å厚）９で被
覆した後、平坦化熱処理（７００°Ｃ）を施し、ビット
コンタクト孔１０を形成した。
【００２０】この後、Ａｌ又はＡｌ−Ｓｉを推積（４０
００〜５０００Å厚）しパターニングしてメタル配線層
（ビットライン）を形成することにより、図３（ホ）に
示すごときこの発明のＦＲＡＭを得た。このＦＲＡＭの
等価回路は、図１（イ）に示すごときであり、３つのト
ランジスタ素子と２つのキャパシタ素子により、２つの
メモリセルが構成されたものであり、下記の特性を有し
ていた。 比誘電率 ε＝１０００ 抗電界 Ｅc＝３０ＫＶ／ｃｍ（３０００Åと
して０.９Ｖ） 残留分極 Ｐr＝２０μｃ／ｃｍ2 飽和分極 Ｐs＝３０μｃ／ｃｍ2 キャパシタ面積 １.０２μｍ2（３０ｆＦを確保）
００〜５０００Å厚）しパターニングしてメタル配線層
（ビットライン）を形成することにより、図３（ホ）に
示すごときこの発明のＦＲＡＭを得た。このＦＲＡＭの
等価回路は、図１（イ）に示すごときであり、３つのト
ランジスタ素子と２つのキャパシタ素子により、２つの
メモリセルが構成されたものであり、下記の特性を有し
ていた。 比誘電率 ε＝１０００ 抗電界 Ｅc＝３０ＫＶ／ｃｍ（３０００Åと
して０.９Ｖ） 残留分極 Ｐr＝２０μｃ／ｃｍ2 飽和分極 Ｐs＝３０μｃ／ｃｍ2 キャパシタ面積 １.０２μｍ2（３０ｆＦを確保）
【００２１】かかるＦＲＡＭにおいては、前述のごと
き、各トランジスタ素子Ｔ１及びＴ２並びに各キャパシ
タ素子Ｃ１，Ｃ２の電圧制御により、不揮発性のデータ
の書き込み、読み出し、待機動作を行なうことができ
る。
き、各トランジスタ素子Ｔ１及びＴ２並びに各キャパシ
タ素子Ｃ１，Ｃ２の電圧制御により、不揮発性のデータ
の書き込み、読み出し、待機動作を行なうことができ
る。
【００２２】
【発明の効果】この発明によれば、実質的に１つのトラ
ンジスタ素子と１つのキャパシタ素子によって一つのＦ
ＲＡＭのセルが構成されているため、従来に比してより
高集積化された不揮発性のランダムアクセスメモリの提
供が可能となる。
ンジスタ素子と１つのキャパシタ素子によって一つのＦ
ＲＡＭのセルが構成されているため、従来に比してより
高集積化された不揮発性のランダムアクセスメモリの提
供が可能となる。
【図１】この発明の不揮発性ＲＡＭの基本回路構成図で
ある。
ある。
【図２】同じく、基本回路構成図による動作説明図であ
る。
る。
【図３】この発明の実施例における製造工程を順次説明
する図である。
する図である。
【図４】従来のＦＲＡＭの基本回路構成図である。
１ シリコン基板 ２ ゲート電極 ３ ゲート保護膜 ４ 不純物拡散領域 ５，６ ポリシリコン膜 ７ ＰＺＴ膜 ８ 白金膜 ９ ＳｉＯ2層間絶縁膜 １０ ビットコンタクト孔 １１ メタル配線層 Ｔ１，Ｔ２ ＭＯＳ型トランジスタ素子 Ｔ３ 高負荷トランジスタ素子 Ｃ１，Ｃ２ キャパシタ素子 Ｗ１，Ｗ２ ワードライン Ｂ１，Ｂ２ ビットライン Ｒ 抵抗素子
フロントページの続き (72)発明者 崎山 恵三 大阪市阿倍野区長池町22番22号 シヤープ 株式会社内
Claims (1)
- 【特許請求の範囲】 【請求項１】 ビットライン及びワードラインに接続さ
れるＭＯＳ型トランジスタ素子のドレイン側を強誘電型
キャパシタ素子に接続してなる一対の誘電制御素子を、
上記各ドレイン側で一つの抵抗素子又は高負荷型トラン
ジスタ素子を介して接続してなる不揮発性ランダムアク
セスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161735A JP2723385B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161735A JP2723385B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513771A true JPH0513771A (ja) | 1993-01-22 |
| JP2723385B2 JP2723385B2 (ja) | 1998-03-09 |
Family
ID=15740893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161735A Expired - Fee Related JP2723385B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723385B2 (ja) |
-
1991
- 1991-07-02 JP JP3161735A patent/JP2723385B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723385B2 (ja) | 1998-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |