JPH05136754A

JPH05136754A - デジタル多重無線装置のリタイミング回路

Info

Publication number: JPH05136754A
Application number: JP29703691A
Authority: JP
Inventors: Masakatsu Saito; 正勝斎藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-11-13
Filing date: 1991-11-13
Publication date: 1993-06-01

Abstract

(57)【要約】【目的】本発明は複数チャンネルの内、何れかのチャン
ネルに異常を来した場合でも他の正常なチャンネルのデ
ータの位相合わせを行って送信することができるデジタ
ル多重無線装置のリタイミング回路を提供することを目
的とする。【構成】リタイミング回路全体の同期クロックとなるク
ロック信号を出力するチャンネルに障害が生じた場合、
セレクタによって他の正常なチャンネルのクロック信号
に切り替え、また、クロック信号を切り替えた場合でも
切り替え前のフレームパルスによるタイミングを維持す
ることができるようにし、このタイミングでメモリ手段
の読み出しアドレスの０番地を指定し、先に切り替えた
クロック信号で、メモリ手段に書き込まれた各チャンネ
ルのデータを０番地から順に読み出してリタイミングの
取れたデータを出力するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル多重無線装置の
リタイミング回路に関する。近年、新同期網の開発によ
ってデジタル多重無線装置の光インタフェース化が行わ
れ、光信号による大容量の伝送が要求されている。この
ような大容量の光信号を無線で伝送する方法としては、
光信号を一旦電気信号に変換した後で、信号を数チャン
ネルに分割して無線で伝送する方法が取られている。

【０００２】しかし、分割した信号は位相がずれること
が多いので、位相合わせ（リタイミング）を行う必要が
ある。そこで適正な位相合わせが行えるリタイミング回
路が要望されている。

【０００３】

【従来の技術】図２にデジタル多重無線装置を用いたシ
ステムの概略ブロック構成図を示し、その説明を行う。

【０００４】このシステムは、新同期網における６００
ＭＨｚの信号を扱うものであり、６００ＭＨｚで送られ
てきた光信号Ｓｏを、各々が１５０ＭＨｚのＳＴＭ−１
〜ＳＴＭ−４の信号に４分割して無線伝送し、これを受
信側で同期を取って多重化するものである。

【０００５】図２において、１は光／電気変換回路（Ｏ
／Ｅ）であり、６００ＭＨｚの光信号Ｓｏを電気信号Ｓ
ｅに変換して出力する。２はデマルチプレクサ（ＤＥＭ
ＵＸ）２であり、入力された信号Ｓｅを１５０ＭＨｚず
つに４分割し、この４分割された各データＤ１，Ｄ２，
Ｄ３，Ｄ４を出力する。

【０００６】３〜６は第１〜第４送信側無線用符号処理
回路（ＣＯＤ）であり、無線で各データＤ１〜Ｄ４を扱
いやすくするために、付加ビット処理及び付加フレーム
処理等を行う。

【０００７】各ＣＯＤ３〜６によって処理されたデータ
Ｄ１′〜Ｄ４′は、各モデム７〜１０によりＱＡＭ変調
がかけられてＩＦ帯の周波数の信号に変換され、更に各
送信機（Ｔｘ）１１〜１４によりマイクロ波変調がかけ
られ、無線伝送される。

【０００８】無線伝送された各信号Ｓ１〜Ｓ４は受信機
（Ｒｘ）１５〜１８により受信され、モデム１９〜２２
を介してデータＤ１″〜Ｄ４″として第１〜第４受信側
無線用符号処理回路（ＤＥＣ）２３〜２６へ入力され
る。

【０００９】第１〜第４ＤＥＣ２３〜２６は、データＤ
１ａ〜Ｄ４ａ、クロック信号ＣＫ１〜ＣＫ４、フレーム
パルスＦ１〜Ｆ４、及びフレームロスアラームＡ１〜Ａ
４を出力する。この例ではフレームパルスＦ１〜Ｆ４は
２４３０ビット毎に出力されるものであり、例えば２４
３０ビット毎に「Ｈ」が出力される。フレームロスアラ
ームＡ１〜Ａ４は、データＤ１ａ〜Ｄ４ａとフレームパ
ルスＦ１〜Ｆ４との関係が確かでない場合に出力され
る。

【００１０】リタイミング回路２７は入力されるデータ
Ｄ１ａ〜Ｄ４ａ、クロック信号ＣＫ１〜ＣＫ４及びフレ
ームパルスＦ１〜Ｆ４に基づき各データＤ１ａ〜Ｄ４ａ
の位相合わせを行ってリタイミングデータＲ１〜Ｒ４を
出力する。各データＲ１〜Ｒ４はマルチプレクサ（ＭＵ
Ｘ）２８によって多重化された後、電気／光変換回路
（Ｅ／Ｏ）２９によって光に変換され、光信号Ｓｏ′と
して出力される。

【００１１】次に、図２に示すリタイミング回路２７の
従来の構成例を図３に示し、その説明を行う。図３に示
すリタイミング回路は、第１〜第４シグナルアクセスメ
モリ（第１〜第４ＳＡＭ）３１〜３４と、ビット遅延回
路３５とによって構成されている。

【００１２】第１ＳＡＭ３１のデータ入力端Ｄ、ライト
クロック端ＷＣＫ、及びライトリセット端ＷＲには、図
２に示す第１ＤＥＣ２３から出力されるデータＤ１ａ、
クロック信号ＣＫ１、及びフレームパルスＦ１が供給さ
れるようになっている。また、リードクロック端ＲＣＫ
にはクロック信号ＣＫ１が供給され、リードリセット端
ＲＲにはビット遅延回路３５を介してフレームパルスＦ
１が供給されるようになっている。

【００１３】ビット遅延回路３５は、フレームパルスＦ
１を所定ビット数遅延させて出力するものであり、ここ
では８ビット遅延するものとし、この遅延したフレーム
パルスを符号Ｆ１′で表す。

【００１４】第１ＳＡＭ３１の動作は、まず、ライトリ
セット端ＷＲにフレームパルスＦ１の「Ｈ」が供給され
ると書込みアドレスが０番地となり、その後ライトクロ
ック端ＷＣＫにクロック信号ＣＫ１の立ち上がりエッジ
が順次供給されることにより、データ入力端Ｄに供給さ
れているデータＤ１ａが０番地から順に記憶される。ま
た、リードリセット端ＲＲにフレームパルスＦ１′の
「Ｈ」が供給されると読み出しアドレスが０番地とな
り、その後リードクロック端ＲＣＫにクロック信号ＣＫ
１の立ち上がりエッジが順次供給されることにより、既
に書き込まれたデータが０番地から順に読み出される。
この読み出されたデータがリタイミングデータＲ１とし
て出力される。

【００１５】第２〜第４ＳＡＭ３２〜３４においても同
様な動作を行う。但し、第２〜第４ＳＡＭ３２〜３４の
データ入力端Ｄ、ライトクロック端ＷＣＫ、及びライト
リセット端ＷＲには、図２に示す第２〜第４ＤＥＣ２４
〜２６から出力されるデータＤ２ａ〜Ｄ４ａ、クロック
信号ＣＫ２〜ＣＫ４、及びフレームパルスＦ２〜Ｆ４が
供給されるようになっており、リードクロック端ＲＣＫ
にはクロック信号ＣＫ１が、リードリセット端ＲＲには
フレームパルスＦ１′が供給されるようになっている。

【００１６】つまり、このリタイミング回路は、無線区
間で遅延差が生じた各データＤ１ａ〜Ｄ４ａを、まず、
各ＳＡＭ３１〜３４に一旦書込み、その後、ビット遅延
回路３５により遅延されられたフレームパルスＦ１′で
同時にアドレスを指定してクロック信号ＣＫ１で同時に
読み出すことによりデータの位相合わせを行うようにな
っている。

【００１７】無線区間での各データＤ１ａ〜Ｄ４ａの遅
延差を例えば最大７ビットとすると、その７ビットの遅
延差で各ＳＡＭ３１〜３４にデータＤ１ａ〜Ｄ４ａが書
き込まれるとしても、読みだしを指定するのは８ビット
遅延したフレームパルスＦ１なので、全てのデータＤ１
ａ〜Ｄ４ａが書き込まれた以降に同時に読み出しが行わ
れることになる。

【００１８】従って、リタイミング回路からは遅延差の
無い各リタイミングデータＲ１〜Ｒ４が出力される。

【００１９】

【発明が解決しようとする課題】ところで、上述した従
来のリタイミング回路においては、第１ＤＥＣ２３から
出力されるクロック信号ＣＫ１及びフレームパルスＦ１
によって、全てのデータＤ１ａ〜Ｄ４ａの位相合わせを
行うように構成されているので、クロック信号ＣＫ１及
びフレームパルスＦ１を生成するチャンネルに異常を来
した場合、正常な他の全てのチャンネルのデータが送信
できなくなると言った問題があった。

【００２０】本発明は、このような点に鑑みてなされた
ものであり、複数チャンネルの内、何れかのチャンネル
に異常を来した場合でも他の正常なチャンネルのデータ
の位相合わせを行って送信することができるデジタル多
重無線装置のリタイミング回路を提供することを目的と
している。

【００２１】

【課題を解決するための手段】本発明の原理構成を図１
を参照して説明する。図中、４１は第１セレクタであ
り、無線伝送されてきた複数チャンネルの各データＤ１
ａ，Ｄ２ａ，Ｄ３ａ，Ｄ４ａのフレーム同期を取る各フ
レームパルスＦ１，Ｆ２，Ｆ３，Ｆ４を選択して出力す
るものである。

【００２２】４２は第２セレクタであり、複数チャンネ
ルの各データＤ１ａ〜Ｄ４ａのビット同期を取る各クロ
ック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４を選択して出
力するものである。

【００２３】４３はセレクタ選択回路であり、複数チャ
ンネルの各データＤ１ａ〜Ｄ４ａの異常を知らせる各ア
ラーム信号Ａ１，Ａ２，Ａ３，Ａ４に応じて、第１及び
第２セレクタ４１，４２が正常なチャンネルのフレーム
パルス（例えばＦ１）及びクロック信号（例えばＣＫ
１）を選択するための選択データＤ１０，Ｄ１１を、第
１及び第２セレクタ４１，４２へ出力するものである。

【００２４】４４は各アラーム信号Ａ１〜Ａ４が入力さ
れるナンドゲートである。４５はワンショットパルス発
生回路であり、ナンドゲート４４の出力レベルに応じて
ワンショットパルスＰ１を発生するものである。

【００２５】４６はフレームパルスマスク回路であり、
ワンショットパルスＰ１の供給時のみ第１セレクタ４１
から出力されるフレームパルス（例えばＦ１）を通過さ
せるものである。

【００２６】４７はＰＬＬ回路であり、第２セレクタ４
２から出力されるクロック信号（例えばＣＫ１）を安定
状態にして出力するものである。４８はカウンタであ
り、フレームパルスマスク回路４６を通過したフレーム
パルス（例えばＦ１）の供給によりクリアされ、ＰＬＬ
回路４７から出力されるクロック信号ＣＫｐの供給によ
ってカウント動作を行い、所定カウント数カウントする
とキャリー信号ＣＳを出力するものである。

【００２７】３５はキャリー信号ＣＫｐを所定ビット遅
延させて出力するビット遅延回路である。３１，３２，
３３，３４はメモリ手段であり、複数チャンネルの各フ
レームパルスＦ１〜Ｆ４の供給により書込みアドレスを
０番地とし、複数チャンネルの各クロック信号ＣＫ１〜
ＣＫ４の供給により複数チャンネルのデータＤ１ａ〜Ｄ
４ａを０番地の領域から順次書込み、かつキャリー信号
ＣＳの供給により読み出しアドレスを０番地とし、ＰＬ
Ｌ回路４７から出力されるクロック信号ＣＫｐの供給に
より書き込まれたデータを０番地から順次読み出して出
力するものであり、複数チャンネルの数に応じた数用い
られる。

【００２８】

【作用】上述した本発明において、例えばデジタル多重
無線装置を用いたシステムが立ち上げ時にあり、アラー
ム信号Ａ１〜Ａ４が全て「Ｈ」となっているとする。

【００２９】この場合、ナンドゲート４４の出力は
「Ｌ」となり、この「Ｌ」がワンショットパルス発生回
路４５に供給されているので、回路４５から「Ｌ」が出
力されてフレームパルスマスク回路４６へ供給され、第
１セレクタ４１の出力データは回路４６でマスクされて
いる。

【００３０】次に、システムが安定し、例えば第１チャ
ンネルから第４チャンネルの順に安定状態に入ったとす
る。最初に第１チャンネルが安定すると、アラーム信号
Ａ１が「Ｈ」から「Ｌ」に変化する。これによって、ア
ラーム信号Ａ１の「Ｌ」が供給されたセレクタ制御回路
４３は、第１及び第２セレクタ４１，４２が、フレーム
パルスＦ１及びクロック信号ＣＫ１を選択するための選
択データＤ１０，Ｄ１１を出力する。これによって、第
１セレクタ４１からフレームパルスＦ１が出力され、第
２セレクタ４２からクロック信号ＣＫ１が出力される。

【００３１】一方、アラームＡ１の「Ｌ」が入力された
ナンドゲート４４の出力は「Ｌ」から「Ｈ」に変化し、
この立ち上がりエッジがワンショットパルス発生回路４
５に供給されるので、回路４５からパルスＰ１が出力さ
れてフレームパルスマスク回路４６に供給される。

【００３２】これによって、第１セレクタ４１から出力
されたフレームパルスＦ１がフレームパルスマスク回路
４６を通過する。この通過したフレームパルスＦ１がカ
ウンタ４８に供給され、カウンタ４８がクリアされる。

【００３３】また、カウンタ４８のクロック端ＣＫに
は、第２セレクタ４２から出力されたクロック信号ＣＫ
１がＰＬＬ回路４７に供給されることによって、ＰＬＬ
回路４７から出力されるクロック信号ＣＫｐが順次供給
される。

【００３４】このことによってカウンタ４８はカウント
を開始する。そして所定回数カウントすると、キャリー
信号ＣＳを出力する。この出力されたキャリー信号ＣＳ
はビット遅延回路３５によって所定ビット遅延させら
れ、各メモリ手段３１〜３４のリードリセット端ＲＲに
供給される。これによって、各メモリ手段３１〜３４の
読み出しアドレスが０番地となる。

【００３５】一方、各メモリ手段３１〜３４は、フレー
ムパルスＦ１〜Ｆ４が供給され、クロック信号ＣＫ１〜
ＣＫ４が順次供給されることによってデータＤ１ａ〜Ｄ
４ａの書き込みが０番地から順に行われている。

【００３６】従って、読み出しアドレスが０番地となっ
た後に、各メモリ手段３１〜３４のリードクロック端Ｒ
ＣＫに、クロック信号ＣＫｐが順次供給されることによ
って、書き込まれたデータが０番地から順に読み出さ
れ、各メモリ手段３１〜３４からリタイミングデータＲ
１〜Ｒ４が同時に出力される。

【００３７】次に、第２チャンネルが安定状態に入った
とすると、アラーム信号Ａ２が「Ｈ」から「Ｌ」に変化
する。この場合既にアラーム信号Ａ１が「Ｌ」となっ
て、リタイミング回路全体がクロック信号ＣＫ１によっ
て同期が取られているので、各データＤ１ａ〜Ｄ４ａは
クロック信号ＣＫ１に応じて各メモリ手段３１〜３４に
書き込まれると共に、リタイミングデータＲ１〜Ｒ４と
して読み出される。

【００３８】このことは、その後アラーム信号Ａ３及び
Ａ４が「Ｈ」から「Ｌ」に変化した場合においても同様
である。このような動作状態にあって、第１チャンネル
に障害が発生した場合、アラーム信号Ａ１が「Ｌ」から
「Ｈ」に変化する。この場合、セレクタ制御回路４３か
ら、第１及び第２セレクタ４１，４２がフレームパルス
Ｆ２及びクロック信号ＣＫ２を選択するようなデータＤ
１０，Ｄ１１が出力される。これによって、第１セレク
タ４１からフレームパルスＦ２が出力され、第２セレク
タ４２からクロック信号ＣＫ２が出力される。

【００３９】この際、ナンドゲート４４からは依然
「Ｈ」が出力されるので、ワンショットパルス発生回路
４５の出力は「Ｌ」のままで、フレームパルスマスク回
路４６は、第１セレクタ４１から出力されるフレームパ
ルスＦ２をマスクする。つまり、前回のフレームパルス
Ｆ１によるタイミングが保持されることになる。

【００４０】一方、第２セレクタ４２から出力されたク
ロック信号ＣＫ２は、ＰＬＬ回路４７に入力される。こ
れによってＰＬＬ回路４７から以前と同様なクロック信
号ＣＫｐが出力され、カウンタ４８のクロック端ＣＫに
供給される。

【００４１】クロック信号ＣＫ２に基づくクロック信号
ＣＫｐによってカウントするカウンタ４８は、クロック
信号ＣＫ１に基づくクロック信号ＣＫｐによってカウン
トしていた場合と同様にカウントし、キャリー信号ＣＳ
を出力する。

【００４２】このキャリー信号ＣＳがビット遅延回路３
５を介して各メモリ手段３１〜３４のリードリセット端
ＲＲに供給される。一方、クロック信号ＣＫ２に基づく
クロック信号ＣＫｐが、各ＳＡＭ３１〜３４のリードク
ロック端ＲＣＫに順次供給される。これによって第２〜
第４ＳＡＭ３２〜３４に書き込まれたデータが０番地か
ら順次読み出され、データＲ２〜Ｒ４として出力され
る。

【００４３】このようなクロック信号ＣＫ２でリタイミ
ング回路全体の同期が取られている場合に、第２チャン
ネルに障害があった場合、クロック信号ＣＫ１からクロ
ック信号ＣＫ２に切り替わったと同様にクロック信号Ｃ
Ｋ３に切り替わってリタイミング回路全体が動作する。

【００４４】以上説明したように、リタイミング回路全
体の同期クロックとなっているクロック信号を出力する
チャンネルに障害が生じても、他の正常なチャンネルの
クロック信号に切り替えることができ、また、クロック
信号を切り替えた場合でも切り替え前のフレームパルス
によるタイミングを維持することができるので、正常な
チャンネルのデータのリタイミングを取ることができ
る。

【００４５】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図１は本発明の一実施例によるデジタル
多重無線装置のリタイミング回路のブロック構成図であ
る。この図において図３に示す従来例の各部に対応する
部分には同一符号を付し、その説明を省略する。

【００４６】図１に示すリタイミング回路は、４分割さ
れた各チャンネルの何れかに障害が発生しても、他の正
常なチャンネルのデータを送信できるようにしたもので
ある。

【００４７】図１において、４１は第１セレクタであ
り、フレームパルスＦ１〜Ｆ４の何れか１つを選択して
出力する。４２は第２セレクタであり、クロック信号Ｃ
Ｋ１〜ＣＫ４の何れか１つを選択して出力する。４３は
セレクタ制御回路であり、入力されるフレームロスアラ
ームＡ１〜Ａ４に応じて第１及び第２セレクタの選択デ
ータＤ１０，Ｄ１１を出力する。

【００４８】即ち、第１及び第２セレクタ４１，４２
は、正常なチャンネルのフレームパルスＦ１〜Ｆ４及び
クロック信号ＣＫ１〜ＣＫ４を、アラームＡ１〜Ａ４に
応じ選択して出力するものである。

【００４９】チャンネルが正常な場合はアラームは
「Ｌ」レベルとなるので、例えば１チャンネルのアラー
ムＡ１が「Ｌ」であれば、データＤ１０，Ｄ１１が共に
「Ｌ」となって、第１及び第２セレクタ４１，４２が、
フレームパルスＦ１及びクロック信号ＣＫ１を選択して
出力する。

【００５０】２チャンネルのアラームＡ２が「Ｌ」であ
れば、データＤ１０，Ｄ１１が「Ｌ」，「Ｈ」となり、
フレームパルスＦ２及びクロック信号ＣＫ２が選択さ
れ、３チャンネルのアラームＡ３が「Ｌ」であれば、デ
ータＤ１０，Ｄ１１が「Ｈ」，「Ｌ」となり、フレーム
パルスＦ３及びクロック信号ＣＫ３が選択され、４チャ
ンネルのアラームＡ４が「Ｌ」であれば、データＤ１
０，Ｄ１１が「Ｈ」，「Ｈ」となり、フレームパルスＦ
４及びクロック信号ＣＫ４が選択される。

【００５１】但し、アラームＡ１〜Ａ４が２つ以上
「Ｌ」である場合は、最初に選択されているフレームパ
ルス及びクロック信号が選択された状態を維持するもの
とする。また、例えばアラームＡ１〜Ａ４全てが「Ｌ」
である場合に、１チャンネルのフレームパルスＦ１及び
クロック信号ＣＫ１が選択されている状態で、１チャン
ネルに異常が生じてアラームＡ１が「Ｈ」となった場合
は、他のチャンネルのフレームパルスＦ２〜Ｆ４及びク
ロック信号ＣＫ２〜ＣＫ４の何れかが選択されるものと
する。

【００５２】４４は４入力ナンドゲートである。このナ
ンドゲート４４はアラームＡ１〜Ａ４が全て「Ｈ」の場
合のみに「Ｌ」を出力し、アラームＡ１〜Ａ４が１つで
も「Ｌ」となると「Ｈ」を出力するようになっている。

【００５３】つまり、全てのチャンネルに異常が生じた
場合はアラームＡ１〜Ａ４の「Ｈ」によって「Ｌ」を出
力し、チャンネルが１つでも正常状態となると「Ｈ」を
出力するようになっている。

【００５４】４５はワンショットパルス発生回路であ
り、ナンドゲート４４から出力される立ち上がりエッジ
によってパルスＰ１を出力するものである。この出力さ
れるパルスＰ１の「Ｈ」レベルの区間は図示するように
５００μｓｅｃとなるようにされている。

【００５５】即ち、パルスＰ１が出力されるタイミング
は、ナンドゲート４４の出力が「Ｌ」から「Ｈ」に変化
した場合である。これは、例えばシステムの立ち上げ時
にアラームＡ１〜Ａ４が全て「Ｈ」となっており、その
後チャンネルの何れかが正常状態となりアラームＡ１〜
Ａ４の何れかが「Ｌ」となった場合である。

【００５６】４６はフレームパルスマスク回路であり、
パルスＰ１が供給されている場合のみ第１セレクタ４１
から出力されるフレームパルスＦ１〜Ｆ４を通過させる
ものである。

【００５７】例えばフレームパルスマスク回路４６に、
第１セレクタ４１から出力されたフレームパルスＦ１が
供給されている場合に、パルスＰ１が供給されるとパル
スＰ１の「Ｈ」区間のみフレームパルスＦ１が通過す
る。但し、フレームパルスＦ１は２４３０ビット毎に
「Ｈ」となるものであるので、１フレームは２４３０ビ
ットであり、パルスＰ１の５００μｓｅｃの「Ｈ」区間
に、数フレームが通過するようになっている。

【００５８】４７はＰＬＬ回路であり、位相比較器４８
とローパスフィルタ４９と１９．４４ＭＨｚの電圧制御
発振器（ＶＣＯ）５０とから構成されている。その構成
は、電圧制御発振器５０の出力と第２セレクタ４２の出
力との位相を位相比較器４８で比較し、これにより得ら
れる位相差をローパスフィルタ４９を介して電圧制御発
振器５０に入力するようになっている。

【００５９】このＰＬＬ回路４７は、第２セレクタ４２
が選択クロック信号ＣＫ１〜ＣＫ４を切り替えて出力し
た場合に、その切り替えによるハーザード等の不具合な
状態を吸収して正常なデータを出力するものである。

【００６０】つまり、ＰＬＬ回路４７からは、第２セレ
クタ４２から出力されるクロック信号（例えばＣＫ１）
に応じたクロック信号ＣＫｐが出力されることになる。
４８はカウンタであり、ＰＬＬ回路４７から出力される
クロック信号ＣＫｐの立ち上がりエッジによって順次ア
ップカウントし、２４３０回カウントするとキャリーア
ウト端Ｃから「Ｈ」レベルのキャリー信号ＣＳを出力す
る。

【００６１】また、カウンタ４８のクリア端ＣＬに、フ
レームパルスマスク回路４６を介して第１セレクタ１４
から出力されるフレームパルス（例えばＦ１）が供給さ
れるとクリアされ、その後クロック信号ＣＫｐが供給さ
れることによって再び１からカウントする。

【００６２】つまり、カウンタ４８が一旦クリアされた
後に、カウンタ４８から２４３０ビット毎に「Ｈ」レベ
ルのキャリー信号ＣＳが出力される。ビット遅延回路３
５はキャリー信号ＣＳを８ビット遅延してフレームパル
スＦ′として出力する。

【００６３】第１〜第４ＳＡＭ３１〜３４は、従来例で
説明したように、フレームパルスＦ１〜Ｆ４により書込
みアドレスが０番地とされ、その後、クロック信号ＣＫ
１〜ＣＫ４が順次供給されることによって０番地から順
にデータＤ１ａ〜Ｄ４ａが書き込まれる。

【００６４】また、各ＳＡＭ３１〜３４のリードリセッ
ト端ＲＲに２４３０ビット毎にフレームパルスＦ′が供
給されることによって、読み出しアドレスが０番地とさ
れ、その後リードクロック端ＲＣＫにクロック信号ＣＫ
ｐが順次供給されることによって、記憶されたデータが
０番地から順に読み出される。この読み出されたデータ
がリタイミングデータＲ１〜Ｒ４として各ＳＡＭ３１〜
３４から出力される。

【００６５】次に、上述したリタイミング回路の動作を
説明する。今例えば図２に示すシステムが立ち上げ時に
あるとする。この場合、図３に示すフレームロスアラー
ムＡ１〜Ａ４は、全て「Ｈ」となっている。

【００６６】従って、ナンドゲート４４の出力は「Ｌ」
となり、この「Ｌ」がワンショットパルス発生回路４５
に供給されているので、回路４５から「Ｌ」が出力され
てフレームパルスマスク回路４６へ供給され、第１セレ
クタ４１の出力データは回路４６でマスクされている。

【００６７】次に、システムが安定し、例えば第１チャ
ンネルから第４チャンネルの順に安定状態に入ったとす
る。最初に第１チャンネルが安定すると、アラームＡ１
が「Ｈ」から「Ｌ」に変化する。これによって、アラー
ムＡ１の「Ｌ」が供給されたセレクタ制御回路４３は、
第１及び第２セレクタ４１，４２が、フレームパルスＦ
１及びクロック信号ＣＫ１を選択するためのデータＤ１
０，Ｄ１１を出力する。これによって、第１セレクタ４
１からフレームパルスＦ１が出力され、第２セレクタ４
２からクロック信号ＣＫ１が出力される。

【００６８】一方、アラームＡ１の「Ｌ」が入力された
ナンドゲート４４の出力は「Ｌ」から「Ｈ」に変化し、
この立ち上がりエッジがワンショットパルス発生回路４
５に供給されるので、回路４５からパルスＰ１が出力さ
れてフレームパルスマスク回路４６に供給される。

【００６９】これによって、第１セレクタ４１から出力
されたフレームパルスＦ１がフレームパルスマスク回路
４６を通過する。この時、数フレーム分のフレームパル
スＦ１が通過する。

【００７０】この通過したフレームパルスＦ１がカウン
タ４８に供給され、カウンタ４８がクリアされる。ま
た、カウンタ４８のクロック端ＣＫには、第２セレクタ
４２から出力されたクロック信号ＣＫ１がＰＬＬ回路４
７に供給されることによって、ＰＬＬ回路４７から出力
されるクロック信号ＣＫｐが順次供給される。

【００７１】このことによってカウンタ４８は０からカ
ウントを開始する。そして２４３０回カウントすると、
「Ｈ」のキャリー信号ＣＳを出力する。この出力された
キャリー信号ＣＳはビット遅延回路３５によって８ビッ
ト遅延させられ、各ＳＡＭ３１〜３４のリードリセット
端ＲＲに供給される。これによって、各ＳＡＭ３１〜３
４の読み出しアドレスが０番地となる。

【００７２】一方、各ＳＡＭ３１〜３４は、フレームパ
ルスＦ１〜Ｆ４が供給され、クロック信号ＣＫ１〜ＣＫ
４が順次供給されることによってデータＤ１ａ〜Ｄ４ａ
の書き込みが０番地から順に行われている。

【００７３】従って、読み出しアドレスが０番地となっ
た後に、各ＳＡＭ３１〜３４のリードクロック端ＲＣＫ
に、クロック信号ＣＫｐが順次供給されることによっ
て、書き込まれたデータが０番地から順に読み出され、
各ＳＡＭ３１〜３４からリタイミングデータＲ１〜Ｒ４
が同時に出力される。

【００７４】次に、第２チャンネルが安定状態に入った
とすると、アラームＡ２が「Ｈ」から「Ｌ」に変化す
る。この場合既にアラームＡ１が「Ｌ」となって、図３
のリタイミング回路全体がクロック信号ＣＫ１によって
同期が取られているので、各データＤ１ａ〜Ｄ４ａはク
ロック信号ＣＫ１に応じて各ＳＡＭ３１〜３４に書き込
まれると共に、リタイミングデータＲ１〜Ｒ４として読
み出される。

【００７５】このことは、その後アラームＡ３及びＡ４
が「Ｈ」から「Ｌ」に変化した場合においても同様であ
る。このような動作状態にあって、第１チャンネルに障
害が発生した場合、アラームＡ１が「Ｌ」から「Ｈ」に
変化する。この場合、セレクタ制御回路４３から、第１
及び第２セレクタ４１，４２がフレームパルスＦ２及び
クロック信号ＣＫ２を選択するようなデータＤ１０，Ｄ
１１が出力される。これによって、第１セレクタ４１か
らフレームパルスＦ２が出力され、第２セレクタ４２か
らクロック信号ＣＫ２が出力される。

【００７６】この際、ナンドゲート４４からは依然
「Ｈ」が出力されるので、ワンショットパルス発生回路
４５の出力は「Ｌ」のままで、フレームパルスマスク回
路４６は、第１セレクタ４１から出力されるフレームパ
ルスＦ２をマスクする。つまり、前回のフレームパルス
Ｆ１によるタイミングが保持されることになる。

【００７７】一方、第２セレクタ４２から出力されたク
ロック信号ＣＫ２は、ＰＬＬ回路４７に入力される。こ
れによってＰＬＬ回路４７から以前と同様なクロック信
号ＣＫｐが出力され、カウンタ４８のクロック端ＣＫに
供給される。

【００７８】クロック信号ＣＫ２に基づくクロック信号
ＣＫｐによってカウントするカウンタ４８は、クロック
信号ＣＫ１に基づくクロック信号ＣＫｐによってカウン
トしていた場合と同様にカウントし、キャリー信号ＣＳ
を出力する。このキャリー信号ＣＳがビット遅延回路３
５を介してフレームパルスＦ′として各ＳＡＭ３１〜３
４のリードリセット端ＲＲに供給される。一方、クロッ
ク信号ＣＫ２に基づくクロック信号ＣＫｐが、各ＳＡＭ
３１〜３４のリードクロック端ＲＣＫに順次供給され
る。これによって第２〜第４ＳＡＭ３２〜３４に書き込
まれたデータが０番地から順次読み出され、データＲ２
〜Ｒ４として出力される。

【００７９】このようなクロック信号ＣＫ２でリタイミ
ング回路全体の同期が取られている場合に、第２チャン
ネルに障害があった場合、クロック信号ＣＫ１からクロ
ック信号ＣＫ２に切り替わったと同様にクロック信号Ｃ
Ｋ３に切り替わってリタイミング回路全体が動作する。

【００８０】以上説明した実施例のリタイミング回路に
よれば、回路全体の同期クロックとなっているクロック
信号を出力するチャンネルに障害が生じても、他の正常
なチャンネルのクロック信号に切り替えることができ、
また、クロック信号を切り替えた場合でも切り替え前の
フレームパルスによるタイミングを維持することができ
るので、正常なチャンネルのデータのリタイミングを取
ることができる。

【００８１】

【発明の効果】以上説明したように、本発明によれば、
複数チャンネルの内、何れかのチャンネルに異常を来し
た場合でも他の正常なチャンネルのデータの位相合わせ
を行って送信することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるデジタル多重無線装置
のリタイミング回路のブロック構成図である。

【図２】デジタル多重無線装置によるシステムの概略ブ
ロック構成図である。

【図３】従来のデジタル多重無線装置のリタイミング回
路のブロック構成図である。

【符号の説明】

３１，３２，３３，３４メモリ手段３５ビット遅延回路４１第１セレクタ４２第２セレクタ４３セレクタ制御回路４４ナンドゲート４５ワンショットパルス発生回路４６フレームパルスマスク回路４７ＰＬＬ回路４８カウンタＤ１ａ〜Ｄ４ａ複数チャンネルのデータＦ１〜Ｆ４複数チャンネルのフレームパルスＣＫ１〜ＣＫ４複数チャンネルのクロック信号Ａ１〜Ａ４複数チャンネルのアラーム信号

Claims

【特許請求の範囲】

【請求項１】大容量の信号が複数チャンネルに分割さ
れて無線伝送されてきた複数チャンネルの各データ(D1
a,D2a,D3a,D4a) の位相合わせを行うデジタル多重無線
装置のリタイミング回路において、無線伝送されてきた複数チャンネルの各データ(D1a,D2
a,D3a,D4a) のフレーム同期を取る各フレームパルス(F
1,F2,F3,F4) を選択して出力する第１セレクタ(41)と、該複数チャンネルの各データ(D1a〜D4a)のビット同期を
取る各クロック信号(CK1,CK2,CK3,CK4) を選択して出力
する第２セレクタ(42)と、該複数チャンネルの各データ(D1a〜D4a)の異常を知らせ
る各アラーム信号(A1,A2,A3,A4) に応じて、該第１及び
第２セレクタ(41,42) が正常なチャンネルのフレームパ
ルス( 例えばF1) 及びクロック信号( 例えばCK1)を選択
するための選択データ(D10,D11) を、該第１及び第２セ
レクタ(41,42) へ出力するセレクタ制御回路(43)と、該各アラーム信号(A1 〜A4) が入力されるナンドゲート
(44)と、該ナンドゲート(44)の出力レベルに応じてワンショット
パルス(P1)を発生するワンショットパルス発生回路(45)
と、該ワンショットパルス(P1)の供給時のみ該第１セレクタ
(41)から出力されるフレームパルス( 例えばF1) を通過
させるフレームパルスマスク回路(46)と、該第２セレクタ(42)から出力されるクロック信号( 例え
ばCK1)を安定状態にして出力するＰＬＬ回路(47)と、該フレームパルスマスク回路(46)を通過したフレームパ
ルス( 例えばF1) の供給によりクリアされ、該ＰＬＬ回
路(47)から出力されるクロック信号(CKp) の供給によっ
てカウント動作を行い、所定カウント数カウントすると
キャリー信号(CS)を出力するカウンタ(48)と、該キャリー信号(CKp) を所定ビット遅延させて出力する
ビット遅延回路(35)と、前記複数チャンネルの各フレームパルス(F1 〜F4) の供
給により書込みアドレスを０番地とし、複数チャンネル
の各クロック信号(CK1〜CK4)の供給により複数チャンネ
ルのデータ(D1a〜D4a)を０番地の領域から順次書込み、
かつ該キャリー信号(CS)の供給により読み出しアドレス
を０番地とし、該ＰＬＬ回路(47)から出力されるクロッ
ク信号(CKp) の供給により書き込まれたデータを０番地
から順次読み出して出力する、該複数チャンネルの数に
応じた数のメモリ手段(31,32,33,34) とを具備したこと
をことを特徴とするデジタル多重無線装置のリタイミン
グ回路。