JPH05136714A - データキヤリアのデータ復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 データキャリアの消費電力の低減と使用温度
範囲の拡大を図ると共に、データ信号の正確な復調を行
うこと。 【構成】 外部の書込／読出ユニットから搬送波を受信
する共振回路１に、搬送波の出力時にゲート信号を生成
する波形処理回路１０とそのゲート信号の期間に各周期
のキャリアパルス数を比較するパルス信号比較部２０と
を接続する。パルス信号比較部２０はデジタル的なヒス
テリシス特性を有し、前の判別値に応じた閾値のカウン
ト数で信号の論理レベルを判定する。復調されたデータ
信号はメモリ制御部７に与えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電磁誘導を用いて非接触
でデータの送受信を行うデータキャリアのデータ復調回
路に関するものである。

【０００２】

【従来の技術】従来、工場における組立搬送ラインでの
物品，製品の識別や、特定場所での人間の通行等を管理
するため、識別システムが用いられている。このような
識別システムでは、特開平１−151832号に開示されてい
るように、識別対象物にメモリを有するデータキャリア
を設け、外部からの伝送によってデータキャリアに必要
な情報を書込んでおき、必要に応じてその情報を読出す
ようにしている。このようなデータキャリアは工場のパ
レット等に取付けられたり、人が携帯するＩＤカードに
内蔵されて使用される場合がある。一方、データキャリ
アの移動経路に沿って配置された書込／読出制御ユニッ
トは、このデータキャリアに必要なデータを書込み又は
読出すように構成される。

【０００３】図７は従来のデータキャリアの一例を示す
ブロック図である。本図においてデータキャリアは、書
込／読出制御ユニットに対向する位置に設けられたコイ
ルＬ１及びコンデンサＣ１より共振回路１を構成してお
り、その両端の誘起電圧が検波回路２に与えられる。検
波回路２はこの信号を検波するものであり、その出力は
比較器３に与えられる。比較器３は所定の閾値レベルが
設定され、検波出力をその閾値で弁別するものであり、
その出力はカウンタ４及びデジタルコンパレータ５に与
えられる。カウンタ４は比較器３の出力によってリセッ
トされ、送信パルスが与えられる間にクロック発生器６
の出力する一定周期のクロック信号を計数しており、そ
の計数値はデジタルコンパレータ５に与えられる。デジ
タルコンパレータ５は比較器３より比較信号が与えられ
たときにカウンタ４の計数値を一定の計数値と比較し、
その計数値を越えているか否かによってＬ又はＨレベル
の出力信号を得るものであり、その出力をメモリ制御部
７に与える。メモリ制御部７にはデータキャリアの記憶
手段であるメモリ８が接続される。

【０００４】書込／読出制御ユニットから得られる信号
はデータ及びコマンドであるため、メモリ制御部７はこ
のコマンドに基づいて与えられたデータをメモリ８に書
込むと共に、メモリ８内のデータを読出すように制御す
る。又メモリ制御部７によって読出された出力は残響制
御回路９に与えられる。残響制御回路９は比較器３の出
力がＬレベルとなる所定のタイミングでメモリ制御部７
から読出されたデータによって、残響制御パルスを発生
して共振回路１の残留振動を制動し、書込／読出制御ユ
ニットに送信するものである。即ちデータキャリアは書
込／読出制御ユニットからデューティ比が50％の振幅変
調されたパルス信号（ＡＳＫ信号）を受信すると、パル
ス信号のオフ時にメモリ制御部７の送出データに応じて
共振回路１の残留振動出力を短絡又は開放するものであ
る。

【０００５】このような構成のデータキャリアの動作を
図８に示すタイムチャートを用いて説明する。まず書込
／読出制御ユニットによりデータキャリアに信号を伝送
する際には、上位の接続機器より書込／読出制御ユニッ
トに送信切換信号が与えられる。その後図８（ａ）に示
すように上位の接続機器より送信データＳＤが出力され
る。次に図８（ｂ）に示すように一定の周期Ｔで送信デ
ータの論理レベルに対応した第１，第２のデューティ比
（例えば70％及び30％）の送信パルス信号が作成され
る。この信号によって図８（ｃ）に示すように書込／読
出制御ユニットの発振器の発振が断続される。従ってデ
ータキャリアの共振回路１の両端に図８（ｄ）に示すよ
うな発振器の駆動時間に一定の振幅の信号が得られ、そ
の後減衰する信号が得られることになる。この信号は検
波回路２によって検波されて所定の閾値レベルで比較さ
れるため、比較器３により図８（ｅ）に示すように送信
パルス信号と同様の信号が再生される。この信号がカウ
ンタ４及びデジタルコンパレータ５に与えられる。

【０００６】カウンタ４には時刻t₁からの計数が開始さ
れたときには、その出力が立下る時刻t₂の時点では所定
値より大きい計数値が得られ、時刻t₃より計数を開始し
たときには時刻t₄の時点では所定値より低い計数値が得
られている。従ってデジタルコンパレータ５は時刻t₂，
t₄にその計数値を弁別し、図８（ｆ）に示すように送信
データＳＤより１周期遅れたタイミングでメモリ制御部
７に信号を出力する。こうすれば書込／読出制御ユニッ
トよりデータキャリアにデータを伝送することができ
る。

【０００７】次にデータキャリアから書込／読出制御ユ
ニットにデータを伝送する動作について図９のタイムチ
ャートを用いて説明する。まず書込／読出制御ユニット
は受信状態に切換えられ、図９（ａ）に示すように例え
ば50％のデューティ比の一定周期Ｔの送信パルス信号を
発生し、図９（ｂ）に示すように周期的に断続される発
振信号がデータキャリアに伝えられる。データキャリア
がこの信号を受信すると、比較器３は図９（ｃ）に示す
ような信号を出力する。このクロック信号に基づいてメ
モリ制御部７より図９（ｄ）に示すデータ信号が読出さ
れ、その信号が残響制御回路９に与えられる。残響制御
回路９はこの信号の論理レベルに基づいて比較器３の出
力信号の立下りの時点で図９（ｅ）に示すような所定幅
の残響制御パルス信号を生成する。

【０００８】残響制御回路９がオン状態にあるとき図９
（ｆ）の時刻t₉以降等に示すように共振回路１に減衰信
号が生じているが、時刻t₁₁ 以降には共振回路１の両端
が接地されるため、共振回路１にはほとんど残響が生じ
ることがない。従ってこれとほぼ同一の信号が書込／読
出制御ユニットの共振回路に得られ、図９（ｇ）に示す
受信ゲート信号を用いて図９（ｈ）の受信信号が再生さ
れる。この信号を用いて書込／読出制御ユニットは図９
（ｉ）に示すデータ信号を再生する。

【０００９】このようにデータキャリアが書込／読出制
御ユニットよりデータを受信するときには、図８（ｃ）
に示すように送信データＳＤの１周期Ｔに含まれるキャ
リアパルス数を例えば26とすると、Ｈレベル及びＬレベ
ルのビット信号に対し、デューティ比70％のパルス（約
１８パルス) 及び30％のパルス（約８パルス）の信号が
夫々用いられる。この信号をデータキャリアの共振回路
１で受信して比較器３でその信号を処理する際に、例え
ばデューティ比50％のパルス（１３パルス) の基準パル
スとその大小を比較し、図８（ｆ）に示すような信号を
再生していた。

【００１０】

【発明が解決しようとする課題】しかしながらこのよう
な従来データキャリアでは、デジタルコンパレータ５は
受信パルスを固定の基準パルス数とその大小を比較して
いるため、Ｈ，Ｌ両レベルのビット信号を含むキャリア
パルス数が全体に増加又は減少すると、データ信号の復
調に誤りを生じる恐れがある。即ち、データキャリアの
使用環境温度が極端に上昇又は下降すると各回路の動作
特性が変動し、比較器３の出力パルスの幅が全体的に増
加又は減少する。更にデータキャリアで構成する回路部
品のばらつきにより検波回路２及び比較器３の動作特性
が各データキャリア毎に多少異なり、受信データのＨ又
はＬレベルの閾値が変動する恐れがある。このため比較
器３は精密なものが要求され、その回路構成が複雑とな
り、この部分の消費電力が多くなっていた。従って、デ
ータキャリアの受信可能な範囲は短くなるか、電池内蔵
型のものでは、電池の交換頻度が多くなる等の問題を有
していた。

【００１１】更にデータキャリアがデータを書込／読出
制御ユニットにデータを送信するときには、共振回路１
がデューティ比50％のキャリアパルスを受信しているの
で、このパルスを誤って計数すると、データキャリアが
データの受信状態にあると判断する恐れがある。

【００１２】本発明はこのような従来の問題点に鑑みて
なされたものであって、データキャリアの使用温度が広
い範囲に渡って変動しても、安定してデータ信号を正確
に再生でき、又消費電力の少ない変調回路を実現するこ
とを技術的課題とする。

【００１３】

【課題を解決するための手段】本願の請求項１の発明は
データを保持するメモリ、メモリへのデータの書込及び
読出を制御するメモリ制御部、外部の書込／読出制御ユ
ニットと搬送波を介してデータの送信及び受信を行う共
振回路、共振回路のキャリアパルスからデータ信号を復
調するデータ復調回路、メモリ制御部からのデータによ
り共振回路の残留振動を制御する残響制御回路、とを含
むデータキャリアであって、データ復調回路は、共振回
路に得られる信号を検波し、所定の閾値レベルで弁別し
てパルス波形に変換する波形処理回路と、共振回路の出
力するキャリアパルス数を計数するプリセットカウン
タ、プリセットカウンタに２種のプリセット値のいずれ
か一方を設定するカウント値設定回路、プリセットカウ
ンタの二値出力を一時保持し、その信号を選択信号とし
てカウンタ値設定回路に与えると共に、メモリ制御部に
データ信号を出力する保持回路を含むパルス信号比較部
と、を具備することを特徴とするものである。

【００１４】又本願の請求項２の発明はデータを保持す
るメモリ、メモリへのデータの書き込みデータの読み出
しを制御するメモリ制御部、外部の書込／読出制御ユニ
ットと搬送波を介してデータの送信及び受信を行う共振
回路、共振回路のキャリアパルスからデータ信号を復調
するデータ復調回路、メモリ制御部からデータにより共
振回路の残留振動を制御する残響制御回路、とを含むデ
ータキャリアであって、データ復調回路は、共振回路に
得られる信号を検波し、所定の閾値レベルで弁別してパ
ルス波形に変換する波形処理回路と、共振回路の出力す
る各１周期のキャリアパルス数と引き続く次の周期のキ
ャリアパルス数を比較し、所定以上の増減の有無と増減
があれば比較信号を出力するカウント比較回路、カウン
ト比較回路により、増減がある場合にその比較信号を一
時保持して出力すると共に、増減がなければ保持されて
いる比較信号を出力することによりメモリ制御部にデー
タ信号を与えるレベル比較回路、を含むパルス信号比較
部と、を具備することを特徴とするものである。

【００１５】

【作用】このような特徴を有する本願の請求項１の発明
によれば、データキャリアが外部の書込／読出制御ユニ
ットから搬送波を受信すると、共振回路はキャリアパル
スを出力する。波形処理回路はこのキャリアパルスを検
波して所定の閾値レベルで弁別してパルス波形に変換す
る。一方、プリセットカウンタはパルス波形の出力期間
に入力されるキャリアパルス数を計数する。キャリアパ
ルスの増加及び減少時のプリセット数が夫々カウント値
設定回路により設定されており、キャリアパルス数がこ
のプリセット数より増加及び減少したとき、パルス信号
比較部は、２値の論理レベルを変化させてデータ信号を
復調する。このデータ信号はメモリ制御部に与えられ
る。

【００１６】又本願の請求項２の発明によれば、データ
キャリアが外部の書込／読出制御ユニットから搬送波を
受信すると、共振回路はキャリアパルスを出力する。波
形処理回路はこのキャリアパルスを検波して所定の閾値
レベルで弁別してパルス波形に変換する。そしてカウン
ト比較回路は連続する周期のキャリアパルスの増減を比
較し、所定以上の増減の有無及びこの増減があればその
比較信号をレベル比較回路に出力する。レベル比較回路
では増減がなければ保持されている比較信号を出力し、
増減があればその比較信号を保持してメモリ制御部に与
える。こうすればデジタル的なヒステリシスを設けると
共に、連続する周期のキャリアパルスを比較して信号を
判別できることとなる。

【００１７】

【実施例】以下、本発明の第１実施例について図１を参
照しつつ説明する。図１は本発明の第１実施例における
データキャリアの復調回路を示すブロック図である。本
実施例に用いられるデータキャリアは共振回路１，メモ
リ制御部７，メモリ８，残響制御回路９を含むことは図
７に示す従来例と同一である。従来例と異なる点は、検
波回路２，比較器３，カウンタ４，デジタルコンパレー
タ５，クロック発生器６の代わりに、波形処理回路１０
とパルス信号比較部２０とを設けたことである。

【００１８】図１において、波形処理回路１０は、共振
回路１のキャリアパルスを検波するダイオード１１，１
２と平滑用の抵抗１３，コンデンサ１４，及び平滑出力
を波形整形するシュミット回路１５を有している。この
波形処理回路１０は、図７に示す検波回路２，比較器３
に比べて回路構成が簡単であり、その消費電力も小さい
ものとなっている。但し閾値の設定ができず、このまま
では元の信号を正確に復調できない。さて波形処理回路
１０及び共振回路１の出力はパルス信号比較部２０に与
えられる。パルス信号比較部２０は、プリセットカウン
タ２１，カウント値設定回路２２，Ｄ型フリップフロッ
プ（ＦＦ）２３，反転回路２４を含むものである。プリ
セットカウンタ２１は、プリセットのパラレル入力端，
クロックの入力端ＣＫ，クリア信号の入力端ＣＬ，カウ
ントの出力端Ｑを有しており、共振回路１のキャリアパ
ルスが入力端ＣＫに入力され、プリセット信号で設定さ
れた数になると、出力端ＱからＨレベルの信号を出力す
るものである。プリセットカウンタ２１のプリセット入
力端にはカウント値設定回路２２が接続されている。カ
ウント値設定回路２２は、プリセットカウンタ２１のカ
ウント数を２組設定するものであり、例えば１２，１４
カウントのパラレル信号を出力するものである。カウン
ト値設定回路２２は制御端子２２ａを有し、例えばこの
端子にＬ又はＨレベルの信号が入力されると、１４又は
１２カウントの信号を夫々プリセットカウンタ２１のプ
リセット入力端に出力する。

【００１９】次にプリセットカウンタ２１のＱ出力はＦ
Ｆ２３の入力端Ｄに与えられる。ＦＦ２３はＤ型のフリ
ップフロップであり、入力端ＣＫのクロック信号に同期
しＤ入力の信号を出力する保持回路である。尚、波形処
理回路１０の出力は反転回路２４を介しＦＦ２３の入力
端ＣＫに与えられ、波形処理回路１０のパルスの立下り
でプリセットカウンタ２１の出力値が保持される。

【００２０】このように構成されたデータキャリアのデ
ータ復調時の動作について説明する。図２（ａ）はパル
ス信号比較部２０に入力するキャリアパルス数と出力信
号の関係を示す説明図であり、図２（ｂ）はそのヒステ
リシス特性図である。例えばプリセットカウンタ２１は
最初にカウント値設定回路２２より１４カウントのパラ
レル信号がプリセット入力端に与えられている場合を考
える。図２（ａ）の時間Ｔ１で示すように、プリセット
カウンタ２１の入力端ＣＫに１２個のキャリアパルスが
入力されると、出力端Ｑは変化せずＬレベルのままであ
り、その信号がＦＦ２３の入力端Ｄに与えられる。そし
て波形処理回路１０の出力パルスの立下りでこの値がＦ
Ｆ２３に保持される。そして出力端Ｑの信号はＬレベル
となり、この値がデータ信号としてメモリ制御部７に出
力されると共に、カウント設定回路２２の制御端子２２
ａに与えられる。

【００２１】次に、プリセットカウンタ２１は再び数１
４が閾値としてプリセットされ、次のキャリアパルスを
待受ける。次の時間Ｔ２で１５個のキャリアパルスがプ
リセットカウンタ２１に入力されると、その出力端Ｑは
Ｈレベルとなる。この値がＦＦ２３に入力され、波形処
理回路１０のパルスの立下り時に出力端ＱにＨレベルの
信号が出力される。この信号はデータ信号としてメモリ
制御部７に与えられると共に、カウント設定回路２２の
出力を１２カウントの閾値に切換える。

【００２２】更に次の時間Ｔ３で１３個のキャリアパル
スが入力されると、プリセットカウンタ２１はＨレベル
の信号をＦＦ２３に出力する。そしてカウント値設定回
路２２はプリセットカウンタ２１に同じ１２カウントを
プリセットする。時間Ｔ５で共振回路１により１１個の
キャリアパルスが入力されると、プリセットカウンタ２
１の出力はＬレベルとなり、ＦＦ２３からＬレベルのデ
ータ信号が出力されると共に、カウント値設定回路２２
の閾値が１２から１４へ変更される。以下同様にして、
図２（ａ）の時間Ｔ６，Ｔ７，Ｔ８に示すように共振回
路１が１０，１０，１４個のキャリアパルスを出力する
と、ＦＦ２３を介しメモリ制御部７にＬ，Ｌ，Ｈレベル
の信号が夫々出力される。

【００２３】図２（ｂ）において、キャリアパルス数が
図２（ａ）の時間Ｔ１から時間Ｔ２で１２個から１５個
に変化すると、このグラフのＰ₁ 点からＰ₂ 点を経てＰ
₃ 点にその状態が移行する。次に時間Ｔ２〜Ｔ３でキャ
リアカウント数が１５から１３に減少しても時間Ｔ３で
の閾値が１２カウントに設定されているので、その出力
は変化せずＰ₃ 〜Ｐ₄ 点に示す状態に保持される。次に
時間Ｔ４〜Ｔ５でキャリアカウント数が１４から１１に
変化すると、Ｐ₄ 点を経て下降しその出力はＬレベルと
なる。このようにデジタル的なヒステリシス特性を持つ
プリセットカウンタ２１を設けることにより、デューテ
ィ比50％のキャリアパルス数（１３パルス）を中心にキ
ャリア信号が変動しても、メモリ制御部７に与えるコマ
ンド及びデータ信号のＨ及びＬレベルの判定基準を明確
にすることができる。

【００２４】特に書込／読出制御ユニットがデータキャ
リアから信号を受信するときには、共振回路１のキャリ
アパルス数が１３カウント前後で変動する。しかし図２
（ｂ）に示すようにＨからＬレベル、及びＬからＨレベ
ルに変化する判定レベルに２カウント差のヒステリシス
を設けているため、書込／読出制御ユニットが受信状態
にあるときデータキャリアのデータ復調回路はメモリ制
御部７に誤って信号を出力することがなくなる。

【００２５】次に本発明の第２実施例について図３，図
４を用いてその構成を説明する。本実施例においてデー
タキャリアは、共振回路１，メモリ制御部７，メモリ
８，残響制御回路９を有することは第１実施例と同一で
ある。本実施例では第１実施例のパルス信号比較部２０
に代えて図３のパルス信号比較部３０が設けられる。パ
ルス信号比較部３０にはカウンタ３１を含んでおり、こ
のカウンタ３１は共振回路１のキャリアパルスをクロッ
ク信号として入力する入力端ＣＫと、波形処理回路１０
の信号をイネーブル信号として入力する入力端ＥＮが設
けられる。カウンタ３１はイネーブル信号のオン時にキ
ャリアパルスをカウントし、例えば８ビットのパラレル
信号を出力する。

【００２６】カウンタ３１のパラレル出力はラッチ３
２，コンパレータ３３に与えられる。ラッチ３２はカウ
ンタ３１のパラレルの出力（信号Ａ）の入力端及びパラ
レル信号（信号Ｂ）の出力端を有しており、波形処理回
路１０のパルス出力の期間にカウンタ３１のパラレル出
力を保持してその出力をコンパレータ３３に与える。コ
ンパレータ３３は、カウンタ３１，ラッチ３２の出力す
る８ビットのパラレル信号の大小を比較するデジタルコ
ンパレータである。コンパレータ３３は、２つの出力端
Ｃ₁ ，Ｃ₂ を有しており、出力端Ｃ₁ はカウンタ３１の
出力信号Ａの値が、ラッチ３２の出力信号Ｂより十分大
きく（Ａ≫Ｂ）、例えば４以上のときには、Ｈレベルの
信号を出力するものである。又コンパレータ３３の出力
端Ｃ₂ はカウンタ３１の出力が、ラッチ３２の出力と同
程度（例えば信号Ａ，Ｂのカウント差が３以内であると
き）であれば（Ａ≒Ｂ）、Ｈレベルの信号を出力する。
ここでカウンタ３１，ラッチ３２，コンパレータ３３
は、共振回路１の出力する１周期のキャリアパルス数を
計数して次の１周期の間カウント数を一時保持し、各周
期のキャリアパルス数の増減を比較して比較信号を出力
するカウント比較回路を構成している。

【００２７】次にコンパレータ３３のＣ₁ 出力はマルチ
プレクサ（ＭＰＸ）３４の入力端Ｄ₂ に、Ｃ₂ 出力はＭ
ＰＸ３４の入力端Ｓに与えられる。ＭＰＸ３４は図４
（ａ）の真理値表に示すように、セレクト信号の入力端
Ｓの値により入力端Ｄ₁ ，Ｄ₂ の一方のデータを選択し
て出力端Ｄ₀ から出力するものであり、その出力はＤ型
のＦＦ３５のＤ入力端に与えられる。ＦＦ３５は波形処
理回路１０のパルス信号が反転回路３６を介しクロック
の入力端ＣＫに与えられるとき、入力信号を保持するも
のである。ＦＦ３５の出力端Ｑはデータセレクタ３４の
入力端Ｄ₁ に接続されると同時に、その出力はデータ又
はコマンド信号としてメモリ制御部７に与えられる。こ
こでＭＰＸ３４，ＦＦ３５は、カウント比較回路の出力
に基づいて増減がある場合にはその比較信号を保持して
メモリ制御部７に出力し、増減がなければ保持している
比較信号をメモリ制御部７に出力するレベル比較回路を
構成している。

【００２８】このように構成したＭＰＸ３４とＦＦ３５
の入力と出力データの関係を図４（ｂ）に示す。本図に
おいてＡ≫Ｂのときには入力端Ｄ₂ ，Ｓに夫々Ｈ，Ｌレ
ベルの信号が入力される。このときＭＰＸ３４の出力端
Ｄ₀ がＨレベルとなり、ＦＦ３５はこの信号を保持して
出力端ＱからＨレベルの信号を出力する。又Ａ≒Ｂのと
きにはＭＰＸ３４のＳ入力端にＨレベルの信号が入力さ
れ、出力端Ｄ₀ から入力端Ｄ₁ の信号が出力される。入
力端Ｄ₁ とＦＦ３５の出力端Ｑが接続されているので、
ＦＦ３５の出力は前の信号を保持する状態となる。Ａ≪
Ｂのとき、ＭＰＸ３４のＤ₂ ，Ｓ入力端は夫々Ｌ，Ｌレ
ベルとなるので、入力端Ｄ₂ の信号が選択され、ＦＦ３
５からＬレベルの信号が出力される。

【００２９】次にこのデータキャリアのデータ復調回路
の動作について図５を用いて説明する。図５はカウンタ
３１に入力するキャリアパルス数が１３を中心としこれ
より増減する場合に、ＭＰＸ３４及びＦＦ３５の出力信
号の変化を示した説明図である。ここでは第１実施例と
同様、２６パルスを１周期とし、デューティ比が70％及
び30％のパルス信号を夫々Ｈ及びＬレベルの信号として
いる。図５のカウンタ値はデューティ比50％のパルス数
を中心とし、その上限及び下限側でパルス数が変動する
場合を示している。

【００３０】図５において当初ラッチ３２が１５カウン
トを保持している場合を考える。さて時間Ｔ１で示すよ
うに、共振回路１が１５個のキャリアパルスをカウンタ
３１に出力すると、カウンタ３１はこれを計数しコンパ
レータ３３に数１５が出力される。このとき信号Ａ，Ｂ
はそのカウント値が同一であるので、コンパレータ３３
からＡ≒Ｂの信号が出力される。即ちＭＰＸ３４の入力
端Ｄ₂ ，Ｓには夫々Ｌ，Ｈレベルの信号が入力され、そ
の出力端Ｄ₀ から入力端Ｄ₁ の信号が出力される。ＦＦ
３５のＱ出力はこの場合先にＨレベルとなっており、Ｆ
Ｆ３５は波形処理回路１０の出力の立下り時にこのＨレ
ベルの信号を保持する。

【００３１】次に時間Ｔ２に示すように、Ｈレベルのパ
ルス数が変動し、１４個のキャリアパルスがカウンタ３
１に入力されるとする。コンパレータ３３は、２つの入
力信号Ａ，Ｂのカウント差が３個以内であればその信号
の大きさを実質的に同一と見なしているので、時間Ｔ２
においてもコンパレータ３３のＣ₂ 出力はＨとなる。こ
のためＦＦ３５のＱ出力はＨレベルを保持する。

【００３２】次に時間Ｔ３でＬレベルの信号として５個
のキャリアパルスが入力されると、カウンタ３１は数５
のパラレル信号をコンパレータ３３に与える。一方、コ
ンパレータ３３の他方の入力端にはラッチ３２により数
１４が与えられているので、時間Ｔ４ではＭＰＸ３４の
入力端Ｄ₂ 、Ｓには夫々Ｌ，Ｌレベルの信号が入力され
る。このためＭＰＸ３４の出力は、入力端Ｄ₂ の信号が
選択されＬレベルとなる。このためＦＦ３５の出力はＬ
レベルとなり、Ｌレベルのデータ信号が出力される。

【００３３】更に次の時間Ｔ４において３個のキャリア
パルスが入力された場合、コンパレータ３３はカウント
前の数値５を保持しており、ＭＰＸ３４の入力端Ｄ₂ ，
Ｓに夫々Ｌ，Ｈレベルの信号が出力される。このときＭ
ＰＸ３４の出力は時間Ｔ４におけるＦＦ３５の信号（Ｌ
レベル）がそのまま出力される。

【００３４】以下同様にして図５に、時間Ｔ５〜Ｔｎに
かけてＨ又はＬレベルのビット信号に対応するキャリア
パルスが入力された場合、ＭＰＸ３４に入力する各信号
及びＦＦ３５の出力信号の変化を示す。このようにキャ
リアパルスが数１３の前後で変化しても、又簡単な構成
の波形処理回路１０を用いても、１周期前のキャリアパ
ルスと比較することにより書込／読出制御ユニットから
出力されるデータ及びコマンド信号を正確に再生でき
る。

【００３５】データキャリアが高温の条件で使用される
場合、検出するキャリアパルス数がＨ，Ｌレベルの両ビ
ット信号において共に増加する傾向にある。この場合例
えばＬレベルのデューティ比が30から40％に徐々に増加
し、Ｈレベルの信号のデューティ比も70から80％に増加
する。又データキャリアが低温で使用された場合、例え
ばＬ及びＨレベルのデューティ比は夫々20，60％へと徐
々に変化する。このときも相隣る周期のパルス数の差に
基づいてデータを復調しているため、正確にデータ信号
を再生できることとなる。

【００３６】図６はデータ復調回路に用いるパルス信号
比較部の他の実施例を示すブロック図である。本図のパ
ルス信号比較部４０は、アップカウンタ４１，ダウンカ
ウンタ４２，デコード回路４３を含み、図３と同一のＭ
ＰＸ３４，ＦＦ３５，反転回路３６により構成される。
アップカウンタ４１は、共振回路１の出力をクロック信
号として入力する入力端ＣＫと、波形処理回路１０の出
力をイネーブル信号として入力する入力端ＥＮが設けら
れており、イネーブル信号のオン時にキャリアパルスを
カウントし、パラレル出力をダウンカウンタ４２に与え
る。

【００３７】ダウンカウンタ４２は、アップカウンタ４
１の出力値が設定され、次のイネーブル信号の期間に入
力されるキャリアパルスでダウンカウントするカウンタ
である。ダウンカウンタ４２の並列出力はデコード回路
４３に与えられる。デコード回路４３はこの各周期のキ
ャリアパルス数の変化を示す信号を出力するものであ
る。デコード回路４３は２つの出力端Ｅ₁ ，Ｅ₂ を有し
ており、出力端Ｅ₁ は先行するキャリアパルス（信号
Ａ）の数が、後続するキャリアパルス（信号Ｂ）の数よ
り十分大きい（Ａ≫Ｂ）ときには、Ｈレベルの信号を出
力するものである。又出力端Ｅ₂ は、信号Ａが信号Ｂと
同程度のパルス数を有しているとき（Ａ≒Ｂ）、Ｈレベ
ルの信号を出力するものである。アップカウンタ４１，
ダウンカウンタ４２とデコード回路４３は連続する周期
のキャリアパルス数を比較するカウント比較回路を構成
している。

【００３８】図６に示すＭＰＸ３４，ＦＦ３５の構成は
前述した第２実施例と同一であり、データ復調回路の動
作も同様であるのでその説明は省略する。

【００３９】

【発明の効果】以上詳細に説明したように本願の請求項
１の発明によれば、書込／読出制御ユニットから送信さ
れるキャリアパルスをデータ信号に復調するに際して、
パルスカウントの閾値にデジタル的なヒステリシス特性
を付加してキャリアパルスを元の論理レベルの信号に変
換している。従って回路構成が簡単な波形処理回路のパ
ルスを用いて、キャリアパルス数を計数することができ
る。このためこの部分の消費電力が低減されてデータキ
ャリアのデータ伝送範囲が拡がる効果が得られる。

【００４０】更に、本願の請求項２の発明によれば、請
求項１記載の発明の効果に加えて、キャリアパルス数が
連続して増加及び減少する場合にも相隣るパルス数の差
によってパルス数を判別している。従ってデータキャリ
アの使用環境温度等によってキャリアパルス数が徐々に
変動しても、正確に信号の論理レベルを再生することが
できる。このため誤動作の少ない実用性に優れたデータ
キャリアが実現できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるデータキャリアのデ
ータ復調回路を示すブロック図である。

【図２】（ａ），（ｂ）は夫々本実施例のデータ復調回
路の動作特性を示す説明図、及びヒステリシスのグラフ
である。

【図３】本発明の第２実施例におけるデータキャリアの
データ復調回路を示すブロック図である。

【図４】（ａ），（ｂ）は夫々本実施例のデータ復調回
路のマルチプレクサ及びフリップフロップの真理値表で
ある。

【図５】本実施例のデータ復調回路の動作を示す説明図
である。

【図６】本発明の第３実施例におけるデータキャリアの
データ復調回路の一部を示すブロック図である。

【図７】従来のデータ復調回路を含むデータキャリアの
構成を示すブロック図である。

【図８】データキャリアの動作を示すタイムチャートで
ある。

【図９】データキャリア及び書込／読出制御ユニットの
動作を示すタイムチャートである。

【符号の説明】

１ 共振回路 ２ 検波回路 ３ 比較器 ７ メモリ制御部 ８ メモリ ９ 残響制御回路 １０ 波形処理回路 １５ シュミット回路 ２０，３０，４０ パルス信号比較部 ２１ プリセットカウンタ ２２ カウント値設定回路 ２３，３５ ＦＦ ２４，３６ 反転回路 ３１ カウンタ ３２ ラッチ ３３ コンパレータ ３４ マルチプレクサ ４１ アップカウンタ ４２ ダウンカウンタ ４３ デコード回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データを保持するメモリ、前記メモリへ
   のデータの書込及び読出を制御するメモリ制御部、外部
   の書込／読出制御ユニットと搬送波を介してデータの送
   信及び受信を行う共振回路、前記共振回路のキャリアパ
   ルスからデータ信号を復調するデータ復調回路、前記メ
   モリ制御部からのデータにより前記共振回路の残留振動
   を制御する残響制御回路、とを含むデータキャリアにお
   いて、 前記データ復調回路は、 前記共振回路に得られる信号を検波し、所定の閾値レベ
   ルで弁別してパルス波形に変換する波形処理回路と、 前記共振回路の出力するキャリアパルス数を計数するプ
   リセットカウンタ、前記プリセットカウンタに２種のプ
   リセット値のいずれか一方を設定するカウント値設定回
   路、前記プリセットカウンタの二値出力を一時保持し、
   その信号を選択信号としてカウンタ値設定回路に与える
   と共に、前記メモリ制御部にデータ信号を出力する保持
   回路を含むパルス信号比較部と、を具備することを特徴
   とするデータキャリアのデータ復調回路。
2. 【請求項２】 データを保持するメモリ、前記メモリへ
   のデータの書き込みデータの読み出しを制御するメモリ
   制御部、外部の書込／読出制御ユニットと搬送波を介し
   てデータの送信及び受信を行う共振回路、前記共振回路
   のキャリアパルスからデータ信号を復調するデータ復調
   回路、前記メモリ制御部からデータにより前記共振回路
   の残留振動を制御する残響制御回路、とを含むデータキ
   ャリアにおいて、 前記データ復調回路は、 前記共振回路に得られる信号を検波し、弁別してパルス
   波形に変換する波形処理回路と、 前記共振回路の出力する各１周期のキャリアパルス数と
   引き続く次の周期のキャリアパルス数を比較し、所定以
   上の増減の有無と増減があれば比較信号を出力するカウ
   ント比較回路、前記カウント比較回路により、増減があ
   る場合にその比較信号を一時保持して出力すると共に、
   増減がなければ保持されている比較信号を出力すること
   により前記メモリ制御部にデータ信号を与えるレベル比
   較回路、を含むパルス信号比較部と、を具備することを
   特徴とするデータキャリアのデータ復調回路。